例说FPGA连载42：DDR控制器集成与读写测试之DDR2 IP核接口时序特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc 用户逻辑和DDR2 IP核之间的接口并不是什么新 ...
2016年11月03日 17:15
例说FPGA连载41：DDR控制器集成与读写测试之DDR2 IP核接口描述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc 如图4.13所示，这是DDR2 IP核与外部接口的功 ...
2016年10月27日 16:13
FPGA+USB3.0+LVDS高速传输方案 不要误会，绝对不是标题党，货真价实，我们是来免费扩散资料的，FPGA+USB3.0+LVDS高速传输方案，相关资料百度公共网盘中供免费下载： https://pan.baidu.com/s/1p ...
2016年10月21日 17:48
例说FPGA连载40：DDR控制器集成与读写测试之DDR2控制器IP配置特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc DDR2 IP核配置① 在新建的工程中，点击菜单“To ...
2016年10月19日 18:17
善用Vivado工程配置文件xpr快速工程创建对于第一次新建工程，没啥捷径，建议大家规规矩矩的使用Vivado的GUI创建工程。完成工程创建后，我们找到这个新建工程下的.xpr文件，它是工程配置文件。如 ...
2016年10月19日 17:42
例说FPGA连载39：DDR控制器集成与读写测试之FPGA片内RAM设置与集成特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc ① Quartus II工程中，点击菜单“ToolsàM ...
2016年10月14日 17:48
基于Xilinx MIS IP的DDR3读写User Interface解析特权同学，版权所有，转载请注明出处参考文档：ug586_7Series_MIS.pdf1. Command时序首先，关于User Interface的Command时序，ug中只给出以下波 ...
2016年10月13日 14:53
例说FPGA连载38：DDR控制器集成与读写测试之FPGA片内RAM概述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc 我们所使用的Cyclone IV系列FPGA器件内嵌丰富的M ...
2016年10月12日 17:03
使用FPGA时钟展频技术搞定RE测试特权同学原创，转载请注明出处1 关于时钟展频应用展频技术是通过对尖峰时钟进行调制处理，使其从一个窄带时钟变成为一个具有边带谐波的频谱，从而达到将尖峰能量 ...
2016年10月11日 17:18
例说FPGA连载37：DDR控制器集成与读写测试之FPGA片内存储器概述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc 片内存储器是基于FPGA的嵌入系统中最简单的存 ...
2016年10月10日 16:52
例说FPGA连载36：DDR控制器集成与读写测试之功能概述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc 本实例对Altera提供的DDR2控制器IP核模块进行读写操作。 ...
2016年10月08日 16:52
例说FPGA连载35：PLL例化配置与LED之闲置引脚设置特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1c0nf6Qc 在FPGA使用中，我们常常会遇到一些闲置不使用引脚带来的麻 ...
2016年10月06日 16:45
