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FPGA/CPLD文章列表

一种基于FPGA的PXA270外设时序转换接口设计

1 引言 ARCNET协议应用于高速动车组列车通信网络时,产生中央控制单元处理器PXA270与专用协议控制器件COM20020相连的时序不匹配问题,若用通用数字电路模块进行时序转换,PXA270需占用PXA27 ...
2010年10月15日 11:07   |  
FPGA   PXA270   接口设计   时序转换   外设  

基于FPGA的DES、3DES硬件加密技术

传统的加密工作是通过在主机上运行加密软件实现的。这种方法除占用主机资源外,运算速度较慢,安全性也较差。而硬件加密是通过专用加密芯片、FPGA芯片或独立的处理芯片等实现密码运算。相对于软 ...
2010年10月15日 10:58   |  
3DES   DES   FPGA   加密   硬件  

借助物理综合提高FPGA设计效能

随着FPGA密度的增加,系统设计人员能够开发规模更大、更复杂的设计,从而将密度优势发挥到最大。这些大规模设计基于这样的设计需求——需要在无线通道卡或者线路卡等现有应用中加入新功能,或者 ...
2010年10月14日 10:56   |  
FPGA   物理综合   效能  

用中档FPGA实现高速DDR3存储器控制器

由于系统带宽不断的增加,因此针对更高的速度和性能,设计人员对存储技术进行了优化。下一代双数据速率(DDR)SDRAM芯片是DDR3 SDRAM。 DDR3 SDRAM具有比DDR2更多的优势。这些器件的功耗更低, ...
2010年10月14日 10:46   |  
DDR3   FPGA   存储器   控制器  

理解FPGA中的压稳态

当信号在不相关或者异步时钟域之间传送时,会出现压稳态,它是导致包括FPGA 在内的数字器件系统失败的一种现象。本白皮书介绍FPGA 中的压稳态,解释为什么会出现这一现象,讨论它是怎样导致设计 ...
2010年10月14日 10:33   |  
FPGA   稳态  

拉普拉斯算子的FPGA实现方法

在图像处理系统中常需要对图像进行预处理。由于图像处理的数据量大,对于实时性要求高的系统,采用软件实现通常难以满足实时性的要求。Altera的QuartusⅡ作为一种可编程逻辑的设计环境,由于其 ...
2010年10月14日 10:31   |  
FPGA   拉普拉斯   算子  

Verilog信息打印

Verilog本质上也是一门高级语言,因而也提供了丰富打印信息、输出信息的系统函数。 Verilog提供的打印系统函数分为三类: 显示/写系统函数(Display and Write tasks) 脉冲选择监视系统 ...
2010年10月13日 12:05   |  
verilog   打印  

充分发挥FPGA浮点IP内核的优势

对于通信、军事、医疗等应用中的很多复杂系统,首先要使用浮点数据处理算法,利用 C或者 MATLAB软件进行仿真和建模。而最终实现几乎都采用定点或者整数算法。算法被仔细映射到有限动态范围内, ...
2010年10月13日 11:58   |  
FPGA   IP内核   浮点  

FPGA开发中按键消抖与单脉冲发生器电路

FPGA开发中常用到单脉冲发生器。一些文章介绍过产生单脉冲的电路,产生的单脉冲脉宽和相位都不能与时钟同步,只能用在要求不严格的场合。笔者目前从事的课题中需要一个与时钟周期等宽,相位与时 ...
2010年10月13日 11:43   |  
FPGA   按键   单脉冲   发生器   消抖  

运动控制和混合信号FPGA

随着电子元件的性能和集成度不断提高而价格却不断降低,电子控制单元的发展正一日千里。随着各种技术和应用大量涌现,从家电领域到工业自动化生产线,大家关注的重点还是在增加设计和提高电源效 ...
2010年10月13日 11:40   |  
FPGA   混合信号   运动控制  

FPGA中SPI复用配置的编程方法

SPI(Serial Peripheral Interface,串行外围设备接口)是一种高速、全双工、同步的通信总线,在芯片的引脚上只占用4根线,不仅节约了芯片的引脚,同时在PCB的布局上还节省空间。正是出于这种简单 ...
2010年10月13日 11:37   |  
FPGA   spi   编程   复用  

在UltraEdit中建立Verilog环境

UltraEdit是一款功能强大的文本编辑器,可以编辑文字、Hex、 ASCII码,可以取代记事本,内建英文单字检查、C 及 VB 指令突显,可同时编辑多个文件,而且即使开启很大的文件速度也不会慢。是一个 ...
2010年10月12日 21:23   |  
ASCII码   ultraedit   verilog  

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