Arteris以分散式、可配置半导体架构重新定义异构多核高速缓存一致性
发布时间：2016-6-3 11:30
发布者：eechina
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对于由不同公司半导体IP所架构成的系统，这项技术明显提高面积及功耗的利用率 商用系统级芯片（SoC）互连IP的创新性供应商Arteris公司推出一种半导体设计技术，在用不同供应商的IP设计出高速缓存一致性(Cache Coherent)高效率系统时，它提高了系统级芯片设计师的设计能力。利用这项新技术，推出了业界第一个分散式、异构高速缓存一致性(Cache Coherence)互连，帮助设计人员实现更高的频率，更低的功耗，高效率地生产有特色的系统级芯片，缩短产品进入市场的时间。这种系统级芯片跨越多个设计领域，如移动设备、高清晰度电视、企业级存储、汽车的先进驾驶辅助系统（ADAS）、微服务器和网络等市场。 Arteris的设计团队开发出一种全新架构，设计人员可以透过配置多个与协议无关、可以完全高速缓存一致(Cache Coherent)的端口(agent)，架构高速缓存一致性(Cache Coherence)互连。比起目前系统级芯片（SoC）中常用的固定式和集中式高速缓存一致互连，它的可配置性更强。此外，Arteris的这项技术也能够提高非高速缓存一致性(Non cache coherent)端口(Agent)的效能。非高速缓存一致性端口透过使用Proxy Cache技术（也称为“I / O高速缓存”）可以访问高速缓存一致性的子系统，这使得包含非一致性IP在内的整个系统可以实现整体高速缓存一致性的好处。 本技术的可配置程度很高，因而系统级芯片设计师可以自由决定一致性端口(Agent)和存储器界面（memory interface）端口的数量，可以配置Snoop Filter数量和大小，以及Proxy Cache和末级高速缓存的数量和大小。利用这种分散式硬件架构，有利于物理实现，并改善时序收敛，因为它更自然地与实际的Floor Plan的约束(constrain)做到一致。 因为可以同时支持不同的高速缓存一致性(heterogeneous cache coherent)协议、高速缓存状态模型和高速缓存的组织，所以本技术可以建构异构多核高速缓存一致性系统。这些功能为设计人员带来了行业中最高程度的可配置性，对于提高系统级芯片的频率、降低延迟和功耗，是有利的，从而满足每个系统的独特需要。 独特的功能：
“目前的互连技术不足以应对当今先进的系统级芯片SoC所需要的复杂程度。” Arteris总裁兼首席行政官K. Charles Janac说。“我们开发出一种全新架构，因而系统设计师可以灵活地进行配置，满足各类有特殊性能要求的严苛系统。我们的技术所提供的特殊系统功能，是非常独特的，是任何其他架构没有的。” 客户评论的节录： Linley Group公司：“最新的半导体工艺节点的成本在爆炸性地上升，迫使设计团队去评估在系统级芯片设计方面的新架构，例如异构高速缓存一致性。” Linley 集团公司创办人兼首席分析师Linley Gwennap说。 “Arteris开发的分散式高速缓存一致性架构，将帮助系统设计人员更好地利用系统级芯片的工艺处理资源，因而可以更加有效地完成计算。这项技术的分散式架构对时序收敛(Timing Closure)过程会有帮助，这是因为，它更加适合使用业界的标准综合 - 布局与布线工具。 异构系统架构（HSA）基金会：“异构系统架构（HSA）基金会的一个主要目标是鼓励人们在这方面作出努力：让中央处理器（CPU）和图形处理器（GPU）以外的处理器能够在一个共用的虚拟内存环境中平等地参与运行。”HSA基金会董事长Greg Stoner说。 Arteris的高速缓存一致性互连技术为工程师提供一种实用的方法来实现这个目标。这个方法与HSA平台系统架构规范1.0中列出的目标是一致的，对业界来讲，是一个值得欢迎的进展。” |
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