EDA技术盛会：Cadence Allegro 16.6三地技术巡展
发布时间：2012-10-11 10:09
发布者：eechina
日期：2012-10-19
地点：北京 上海 深圳
网址：
地点：北京 上海 深圳
网址：
|
电子产品的日新月异离不开EDA工具的支持，一年一度的EDA领域技术盛会即将开启，我们诚挚地广大设计工程师报名参会Cadence Allegro 16.6北京、上海、深圳三地技术巡展！了解最新PCB设计技术，加速你的产品设计！ 随着业界领先的信号完整性和电源完整性仿真软件供应商Sigrity成为Cadence的一员，全新的Cadence芯片封装/PCB板协同设计及仿真解决方案，让设计师能够迅速优化芯片和封装之间的网络连接，以及封装与PCB之间的网络连接。同时通过网表管理、自动优化路径以及信号和电源完整性分析，可以对产品的成本与性能进行优化。 最新Cadence Allegro 16.6 技术巡展将设计工程师带来最新PCB与IC 封装技术，让工程师了解即将发布的Allegro 16.6 系统互连平台。来自Cadence 美国和中国的技术专家将与工程师分享Cadence 最新PCB 与IC 封装技术发展趋势、产品路线图、技术讲解与演示和使用心得。 谁应该参加？ ★ Allegro 产品用户 ★ 信号完整性分析工程师 ★ 电源仿真及设计工程师 ★ EMC仿真及设计工程师 ★ PCB设计工程师和管理者 ★ 封装设计工程师和经理 将有什么收获？ 通过与Cadence的应用工程师和研发工程师的互动，您将了解Allegro 16.6中的最新技术，包括： ★ PCB设计的趋势（小型化，设计中的IP应用，吉比特接口，协同设计） ★ OEMs/ODMs/EMSs生态系统之间联合开发模式 ★ 库和设计数据管理问题 ★ 分布式设计团队之间的并行设计（原理设计和物理实现） ★ 信号完整性，电源分布网络及EMC解决方案 ★ 电热协同仿真技术 ★ FPGA－PCB协同设计能力 ★ 设计规划和布线新技术 ★ Silicon-package 和 package-board 协同设计 会议安排 【北京】10月15日（9：30～17：00） 地点：北京丽亭华苑酒店3层鸿运2宴会厅 （知春路25号） 【上海】10月17日（9：30～17：00） 地点：Cadence上海办公室培训教室 （浦东新区芳甸路1155号浦东嘉里城5层） 【深圳】10月19日（9：30～17：00） 地点：深圳东华假日酒店3层春华厅（深圳市南山区南海大道东华园2307号） 日程安排 09:00-09:30 Registration 09:30-10:45 Allegro platform introduction 11:00-11:45 Allegro Design Authoring what’s new in SPB16.6 13:00-13:45 Allegro PCB Editor what’s new in SPB16.6 13:45-14:30 FPGA System planner 14:45-15:30 Allegro SIP/APD what’s new in SPB16.6 15:30-16:15 Power Analysis Solution 16:15-17:00 System SI/EMC solution 活动联系方式 科通集团（Comtech Group, Inc.） 联系人：Peter Chen 电话：021-51696680-8057 邮箱： peterchen@comtech.com.cn |
网友评论