dsp数据总线与CPLD连接后,数据总线引脚设为双向引脚,结果造成DSP仿真时程序下载不到DSP,数据总线加上拉电阻后,用片内程序工作,CPLD输出正确,但上拉后,数据总线波形仍不够陡,怎么解决?请高手指点 ...
Modelsim 编辑 verilog 用不惯，UE还不错，就是不能编译，听说Debussy不错，各位觉得怎么样？
在什么地方可以找到 altera 中的dds ip核，给出详细的网站地址.
2011年12月20日 21:08
我用cy7c68013a-128，和EPM7128STI100-10做了一个采集电路，在pcb板上单焊接上cy7c68013a-128时，计算机可以正常识别它，可是焊接上EPM7128STI100-10后，就成了无法识别的设备了，EPM7128STI100 ...
2011年12月15日 08:19
各位FPGA高手，我有项目开发。诚寻长期合作伙伴。qq：158090242非诚勿扰！
请问各位高手，我烧写完CPLD程序后，电路突然变大，成了100多mA，但显示程序烧写成功，连上电路后，工作电流也高于正常值20多mA，想知道是CPLD被烧坏了么，可是电路工作正常，除了电流有些大以 ...
2011年12月08日 21:43
本人刚刚接触quartus ii，很多问题还没有搞清楚，现有如下问题，想向各位高手请教！
我在一个工程里面编写了一个verilog程序，并且生成了对应的图形文件，在原理图编辑环境中使用。但是我想 ...
2011年12月08日 18:36
小弟刚开始学习CPLD,编写程序时候遇到个问题没办法解决 跪求高手助我！！！
要求的功能是这样的，（8位）并形信号转换为串形信号。并形信号在CS拉低时锁存，CS拉低之后的CLK触发将锁存的 ...
双niosII核的程序下载到cfi flash 中出错，有解决方法吗，有时只能启动一个核的程序，网上说的要分两次烧写，我都试了，还是不行，哪位大侠能指点一下，谢谢
