Quartus II编译出现错误can't fit 35 registers in device请问是不是程序太大了的问题
我正在用CPLD设计一个计时计数模块:按下reset清零,按一下start开始计时,按一下stop停止计时把结果传给单片机,现在就是控制不了stop,就是仿真时start为高电平1时计数器工作,为0时停止计数,stop控 ...
FPGA和EEPROM能直接相连吗？
xilinx v5 和AT24C02怎么连？
SCL和SDA该怎么连到FPGA上？
是不是只要IO口就可以？
2012年06月05日 20:52
module f(...,S_out);
...
output S_out;
...
reg S_out;
endmodule
module top(...);
reg S_out;//S_out不是输入输出口
f U1(..,.S_out(S_out));
always @()
begin
...
So ...
如何学好ＦＰＧＡ？应该看哪些比较好的教材？求高手指点。。。。
2012年05月26日 13:53
我尝试了IP内核中的Math Functions--dividers， 里面有2个IP核，我都试过了，仿真的时候输出总是高阻状态。
我使用的是Xilinx V2PRO， ISE10.1， Verilog语言，采用自带的ISE Simulator仿真器
...
拜求大神看看这段代码，我都快眼花了，就是看不明白到底是干什么的？请告诉我具体功能及架构（原理图）怎么测试功能？
具体原理、架构不是很清楚，希望能有大神帮忙指点，最好给出架构图
我是刚开始学FPGA，现在对其verilog语言还不是很懂。下面题目：设计一个十进制的加法计数器，功能包含复位信号，置位信号，每个时钟的正跳变沿计数器加一。计数0-99即可。请帮忙给个参考的程序 ...
小弟初学FPGA，现在要做一个DDS信号源。根据DDS的原理，频率分辨率是fs的1/（2的N次方）。但是现在一般没有一个fs是一个2的N次方Hz的频率。我想做一个频率分辨率是1Hz的信号源，以方便我的频率 ...
有没有公司或个人已经对ccsds标准下的LDPC码的编码和译码研发出来了？最近工程应用时间比较紧，紧急求购，，，，联系qq：124920754
学习FPGA，需要做PCIE的接口配置，请问谁懂这方面的或有这方面资料的，给支持一下，谢谢！
2012年04月16日 09:48
