FPGA/CPLD问答列表

关于nios ii 问题

warning:conduit_end_1:interface has no singals 这是在component Editor 窗口中出现的,如何解决这个问题?
2011年03月25日 23:41

关于FPGA开发软件编译时对于警告的处理

大家共同讨论下在使用诸如QUARTUS之类开发程序时出现警告时怎么处理,对综合后的线路有什么影响
2011年03月24日 15:49

刚入手设计一个FPGA的PCB板

现在正在看FPGA的硬件方面资料看到一头雾水,几百个接口,如何分配啊
2011年03月22日 10:52

MAX+PLUS2遇到的问题

今天,用MAX+PLUS210.2时,遇到一个很棘手的问题,创建一个文件夹后,创建项目保存放在新建的文件夹下面,进行图形和文本输入后,保存是,总是提醒那个新建的文件夹不存在,请高手指点~~~~在下 ...
2011年02月27日 15:57

SD卡接口實現

請問有沒有相關的範例可以參考呢? 在ISE 或是 EDK上的實例都可以!! 想在FPGA上對SD卡做讀取檔案的動作!! 感謝各位大俠的分享~!! 小弟E-mail :
2011年02月11日 15:52

cpld fpga中的io口问题?

在设计中,用到一组90个数字量的输入 输出,选择一片144管脚的CPLD,但是不用的IO口我应该怎么处理? 请高手指点 .
2011年02月10日 16:49

fpga如何解决加密问题

fpga如何解决加密问题
2011年01月31日 19:40

如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟

主要问题如题,但是更加详细的是这样的: 1、首先我是有一个CPLD—50MHZ,想产生一个3MHZ的分频,当然是精确的,不然就会和其他时钟产生偏移,如何产生? 2、我看网上说PLL可以实现,如何实现 ...
2011年01月28日 15:46   |  
CPLD   FPGA   PLL   分频  

基于fpga的模拟视频显示问题

在做一个采集ccd图像然后输出到监视器的东西,后面输出的视频是pal制式的,时钟是14.75m,前端的像素时钟是25m,分辨率512*512想通过一片sdram作为缓存,有没有什么好的方案。我想到的就是ccd-f ...
2011年01月26日 19:44

求书: 基于XILINX FPGA片上嵌入式系统的用户IP开发

求书: 基于XILINX FPGA片上嵌入式系统的用户IP开发
2011年01月25日 21:47

关于自己设计个FPGA实验板

我的研究生毕设,是用xilinx公司的FPGA完成快速位同步,在spartan-3的开发板上跑通了。 导师让我自己设计个实验样机。 可能要买v-5的芯片。我的功能,只要有晶振,一个sma输出自测用的pcm编码 ...
2011年01月24日 13:37

求教Verilog语言的数字钟原程序。

我用的FPGA开发板是Cyclone的EP1C6T144C8核心芯片,关于Verilog语言的数字钟原程序,就是用六人数码管,两个做小时,两个做分钟,两个做秒钟的程序,请各位高手指点一下,非常感谢。
2011年01月18日 19:43

厂商推荐

关于我们  -  服务条款  -  使用指南  -  站点地图  -  友情链接  -  联系我们
电子工程网 © 版权所有   京ICP备16069177号 | 京公网安备11010502021702
返回顶部