新手问个问题：
偶现在是学生，感觉直接用VHDL和Veriog写代码好麻烦，如果要实现一些功能复杂的项目，感觉要费很大时间。刚看了System Generator，可以直接搭模块然后转换硬件语言，貌似 ...
module traffic(clk,led);
input clk;
output led;
reg [31:0]cnt;
reg clock;
reg [2:0]led=3'b000;
reg flag=0;
reg dengf=0;
reg count;
//////////////分频至1HZ///////////// ...
2011年11月05日 19:30
哪里有好的有关VHDL语言编程的视频教程
2011年10月31日 17:17
请教给位大虾，usb下载固件出现这种情况是怎么回事？
我用的是cy7C68013a芯片，usb2.0
GetStringDescripter：Index=1
Get String Descriptor Failed
GetStringDescripter：Index=2
Get St ...
2011年10月18日 10:00
在Quartus II中编写的程序代码为什么在modelsim中不能正常仿真出波形？
六十进制计数器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counter_60 is
port(clk,bcd1wr,bcd10wr,cin:in std_logic;
...
2011年10月12日 15:52
各位大侠好，我用一款比较老的CPLD（lattice isp1032）做一组时序逻辑，在功能仿真时都通过了一点问题没有，但是在加了管脚约束进行时序仿真时发现时序根本不对，请问从哪里入手查找问题原因呢 ...
学了几天的verilog语言，语法倒是好像懂了，就是不知道这个到底能够干什么？希望有经验的高手给我一下指导，迷茫中……
