Cadence Certus 新品亮相！助力全芯片并行优化和签核速度提高 10 倍
发布时间：2022-10-12 19:57
发布者：eechina
楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出新的 Cadence Certus Closure Solution，以应对不断增长的芯片级设计尺寸和复杂性挑战。Cadence Certus Closure Solution 环境实现了设计收敛的自动化，并将整个设计收敛周期从数周缩短至一夜之间——包括从签核优化到布线、静态时序分析（STA）和参数提取。该解决方案支持无限容量，胜任大型芯片设计项目，与目前其他的方法和流程相比，最多可将生产力提高 10 倍。
Cadence Certus Closure Solution 消除了设计签核收敛的瓶颈，降低了开发现今新兴应用的复杂性，如超大规模计算、5G 通信、移动、汽车和网络。在推出 Cadence Certus Closure Solution 之前，全芯片收敛流程涉及手动、繁琐的流程，包括全芯片组装、静态时序分析、优化和包含 100 多个视图的签核，需要设计人员花费数月才能完成。新的解决方案提供了一个完全自动化的环境，实现了大规模分布式优化和签核。因此，通过与 Cadence Innovus Implementation System 和 Tempus Timing Signoff Solution 共享同一个引擎，并行全芯片优化得以实现，模块所有者无需进行反复迭代，设计师也可以快速做出优化和签核决定。此外，与 Cadence Cerebrus Intelligent Chip Explorer 配合使用，有助于提升模块级到全芯片签核收敛的工作效率。 Cadence Certus Closure Solution 可以实现： • 创新的可扩展架构：Cadence Certus Closure Solution 的分布式分层优化和签核架构是云执行的理想选择，在云和本地数据中心环境中均可运行； • 增量签核：只针对设计中经过变更的部分提供灵活的重置和替换，进一步加快最终签核速度； • 提高工程设计效率：完全自动化的流程，减少了在多个团队中进行多次冗长迭代的需要，加快产品上市； • SmartHub 界面：增强的交互式 GUI，支持交叉探测，以进行详细的时序调试，推动最后的设计收敛； • 3D-IC 设计效率：与 Cadence Integrity 3D-IC Solution 紧密集成，帮助用户收敛异构工艺中裸片间的时序路径。 “如今，每次迭代通常需要设计团队花费 5-7 天的时间来满足芯片级签核时序和功耗要求，采用以往的方法无法提供高效设计收敛所需的团队合作和用户体验，”Cadence 公司资深副总裁兼数字和签核事业部总经理 Chin-Chi Teng 博士表示，“我们密切关注设计界的需求，推出了新的 Cadence Certus Closure Solution，为客户提供了创新的芯片级优化和签核环境，在几个小时内即可实现出色的 PPA 结果。有了这款新的解决方案，我们将帮助客户实现生产力目标，尽快将产品推向市场。” Cadence Certus Closure Solution 支持公司的智能系统设计（Intelligent System Design）战略，旨在实现卓越设计。要了解更多信息，请访问： www.cadence.com/go/certuspr。 客户反馈： “我们必须及时交付高性能、低功耗的模拟和混合信号产品。完整的芯片级签核收敛是我们的工程团队在满足客户交付承诺时面临的最大瓶颈之一。借助Cadence Certus Closure Solution，我们的工程团队可以通过其并发优化和签核功能在一夜之间体验完整的芯片级签核收敛，从而提高整体团队的生产力。该解决方案能够使包括静态时序分析、布线和提取在内的整个优化和签核流程实现自动化，从而使我们的工程团队能够显著提高设计成功率，实现高达 5% 的节能并更快地进入市场。” --- MaxLinear 公司 SoC 设计与技术事业部副总裁，Paolo Miliozzi 博士 “现在的设计环境瞬息万变，我们需要自动化且强大的签核收敛方法和工具，以满足上市时间目标。借助 Cadence Certus 签核解决方案，与其它现有方案相比，可协助我们的工程团队提升6倍的芯片级签核收敛周转时间，从而提高了整体生产率。因此，基于此成果，我们计划采用该解决方案来开发我们的最新设计。” ---瑞萨电子共享研发 EDA 事业部数字设计技术部高级首席工程师蓑田幸男先生 |
网友评论