系统特性与性能指标，你更看重Cortex-M处理器的哪一项？

技术小白

对于Cortex-M系列处理器而言，低功耗是其关键优点之一，可是您知道Cortex-M系列处理器的全部系统特性及性能相关指标吗？
系统特性
>>>>
低功耗
低功耗是Cortex-M处理器的一个关键优点。低功耗是其架构的组成部分：
WFI和WFE指令
架构级的休眠模式定义

此外，Cortex-M支持许多其他的低功耗特性：
休眠和深度休眠模式：架构级支持的特性，通过设备特定的功耗管理寄存器可以进一步扩展。
Sleep-on-exit模式：中断驱动的应用的低功耗技术。开启设置后，当异常处理程序结束并且没有其他等待处理的异常中断时，处理器自动进入到休眠模式。这样避免了额外的线程模式中指令的执行从而省电，并且减少了不必要的堆栈读写操作。
唤醒中断控制器（WIC）:一个可选的特性，在特定的低功耗状态，由一个独立于处理器的小模块侦测中断情况。例如，在状态保留功耗管理（SRPG）设计中，当处理器被关电的设计。
时钟关闭和架构级时钟关闭：通过关闭处理器的寄存器或者子模块的时钟输入来省电。

所有这些特性都被Cortex-M0, Cortex-M0+, Cortex-M3, Cortex-M4, Cortex-M7, Cortex-M23 和 Cortex-M33支持。此外，各种低功耗设计技术被用来降低处理器功耗。

因为更少的电路，Cortex-M0 and Cortex-M0+处理器比Cortex-M3, Cortex-M4 和 Cortex-M7功耗低。此外，Cortex-M0+额外优化减少了程序存取（例如跳转备份）来保持系统层级的低功耗。

Cortex-M23没有Cortex-M0 和 Cortex-M0+那么小，但是在相同的配置下，仍然和Cortex-M0+能效一样。由于更好性能和低功耗优化，在相同配置下，Cortex-M33比Cortex-M4能效比更好。

>>>>
Bit-band feature位段
Cortex-M3 和Cortex-M4处理器支持一个叫做位段的可选功能，允许有两段通过位段别名地址实现可以位寻址的1MB的地址空间（一段在从地址0x20000000起始的SRAM空间。另一段是从地址0x40000000起始的外围设备空间）。Cortex-M0, M0+ 和 Cortex-M1不支持位段（bit-band）功能，但是可以利用ARM Cortex-M系统设计套件（CMSDK）中的总线级组件在系统层面实现位段（bit-band）功能。Cortex-M7不支持位段（bit-band），因为M7的Cache功能不能与位段一块使用（Cache控制器不知道内存空间的别名地址）。

ARMv8-M的TrustZone 不支持位段， 这是由于位段别名需要的两个不同的地址可能会在不同的安全域中。对于这些系统，外围设备数据的位操作反而可以在外围设备层面处理（例如，通过添加位设置和清除寄存器）。

>>>>
存储器保护单元（MPU）
除了Cortex-M0, 其他的Cortex-M处理器都有可选的MPU来实现存储空间访问权限和存储空间属性或者存储区间的定义。运行实时操作系统的嵌入式系统， 操作系统会每个任务定义存储空间访问权限和内存空间配置来保证每个任务都不会破坏其他的任务或者操作系统内核的地址空间。Cortex-M0+, Cortex-M3 和 Cortex-M4都有8个可编程区域空间和非常相似的编程模型。主要的区别是Cortex-M3/M4的MPU允许两级的存储空间属性（例如，系统级cache类型），Cortex-M0+仅支持一级。Cortex-M7的MPU可以配置成支持8个或者16个区域，两级的存储空间属性。Cortex-M0 和 Cortex-M1不支持MPU.

Cortex-M23 和 Cortex-M33也支持MPU选项，如果实现了TrustZone安全扩展（一个用于安全软件程序，另一个用于非安全软件程序）可以有最多两个MPU。

>>>>
单周期I/O接口
单周期I/O接口是Cortex-M0+处理器独特的功能，这使Cortex-M0+可以很快的运行I/O控制任务。Cortex-M大多数的处理器的总线接口是基于AHB Lite或者AHB 5协议的，这些接口都是流水实现总线协议，运行在高时钟频率。但是，这意味着每个传输需要两个时钟周期。单时钟周期I/O接口添加了额外的简单的非流水线总线接口，连接到像GPIO（通用输入输出）这样的一部分设备特定的外设上。结合单周期I/O和Cortex-M0+天然比较低的跳转代价（只有两级流水线），许多I/O控制操作都会比大多数其他微控制器架构的产品运行的更快。
性能考虑
>>>>
通用数据处理能力
在通用微控制器市场，benchmark数据经常用来衡量微控制器的性能，下表是Cortex-M处理器常用benchmark测试的性能数据：

Cortex-M处理器常用benchmakr的性能分数（来源：CoreMark.org 网站和 ARM 网站）

关于Dhrystone需要注意的是用来测试的Dhrystone是由官方源程序在没有启用inline and 和multi-file compilation编译选项的情况编译出来的（官方分数）。但是，很多微控制器厂商引用的是完全优化编译的Dhrystone测试出来的数据。

但是，benchmark工具的性能测试数据可能无法准确反应你的应用能达到的性能。例如，单周期I/O接口和DSP应用中使用SIMD，或者Cortex-M4/M7中使用FPU的加速效果并没有在这些测试数据中体现出来。

通常，Cortex-M3 和 Cortex-M4由于以下原因提供了更高的数据处理性能：
更丰富的指令集
哈佛总线架构
写缓存（单周期写操作）
跳转目标的预测取指

Cortex-M33也是基于哈佛总线的架构，有丰富的指令集。但是不像Cortex-M3 和 Cortex-M4，Cortex-M33处理器流水线是重新设计的高效流水线，支持有限的指令双发射（可以在一个时钟周期中执行最多两条指令）。

Cortex-M7支持更高的性能，这是因为M7拥有双发射六级流水线并支持分支预测。而且，通过支持指令和数据Cache，和即便使用慢速内存（例如，嵌入式Flash）也能避免性能损失的紧耦合内存，来实现更高的系统级性能。

但是，某些I/O操作密集的任务在Cortex-M0+上运行更快，这是因为：
更短的流水线（跳转只需要两个周期）
单周期I/O端口
当然也有设备相关的因素。例如，系统级设计，内存的速度也会影响到系统的性能。

你自己的应用程序经常是你需要的最好的benchmark。CoreMark分数是另外一个处理器两倍的处理器并不意味着执行你的应用也快一倍。对I/O密集操作的应用来说，设备相关的系统级架构对性能有巨大的影响。

>>>>
中断延迟
性能相关的另外一个指标是中断延迟。这通常用从中断请求到中断服务程序第一条指令执行的时钟周期数来衡量。下表列出了Cortex-M处理器在零等待内存系统条件下的中断延迟比较。
零等待内存系统条件下的中断延迟比较

事实上，真正的中断延迟受到内存系统等待状态的影响。例如，许多运行频率超过100MHz的微控制器搭配的是非常慢的Flash存储器（例如30到50MHz）。虽然使用了Flash访问加速硬件来提高性能，中断延迟仍然受到Flash存储系统等待状态的影响。所以完全有可能运行在零等待内存系统Cortex-M0/M0+系统比Cortex-M3/M4/M7有更短的中断延迟。

当评估性能的时候，不要忘记把中断处理程序的执行时间考虑在内。某些8位或者16位处理器架构可能中断延迟很短，但是会花费数倍的时钟周期完成中断处理。非常短的中断响应时间和很短的中断处理时间才是实际有效的。（转自ARM）
宋工企鹅号：35--24-65--90-88   Tel/WX：173--17--95--19--08
以下课程可免费试听C语言、电子、PCB、STM32、Linux、FPGA、JAVA、安卓等。
想学习的你和我联系预约就可以免费听课了。