基于DSP和CPLD技术的多路ADC系统的设计
发布时间：2010-7-23 16:20
发布者：lavida
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随着现代电子技术的应用和发展，数字信号处理的内容日益复杂，而ADC是实现从模拟到数字转换的一个必然过程。针对这种情况，利用数字信号处理器和可编程逻辑器件提出了多路ADC系统的设计方法，实现了对动态多路模拟输入信号的采样传输以及处理，简化了电路设计，可编程逻辑器件使得系统的通用性和可移植性得到良好的扩展。系统框图如图1所示。 系统硬件设计 本设计所采用的ADC器件是MAXIM公司的生产的低功耗16位模数转换器(ADC)MAX1162。MAX1162采用逐次逼近型ADC结构，具有自动关断、1.1μs快速唤醒和兼容于SPI/QSPI/MICROWIRE的高速接口，采用+5V单模拟电源，并且具有独立的数字电源引脚，允许芯片直接和+2.7～+5.25V的数字逻辑接口。REF引脚接外部参考电压，用于设定模拟输入电压范围，与模拟地之间连接一个4.7μF的电解电容；AVDD引脚是+5V电源供应输入端，与模拟地之间接一个0.1μF的电容；AGND是模拟地；CS是片选输入，低有效。当为高时，系统处于断电模式，由高变低时，激活系统到正常运行模式，同时初始化一次转换。本系统选择作为AD的使能信号；SCLK是串行时钟输入，驱动模数转换进程；DOUT是串行数据输出，数据状态在SCLK的下降沿改变；DGND是数字地；DVDD是数字电压供应，与数字地之间接一个0.1μF的电容；AIN是模拟信号输入端。 该ADC系统的中央控制单元采用TI(德州仪器)公司的浮点数字信号处理器TMS320VC33-150，TMS320VC33的地址总线为24位，程序寻址范围可达16M，数据总线为32位，内部具有34K×32bit的SRAM，可根据需要映射在程序或数据空间，拥有一路串行口，可以构成传输8、16、24、32位的数据，其传输模式可以设置为突发模式或者是连续模式。两个32位的通用定时器，能够用来按照规定的时间间隔与芯片内部通信或者是和外部通信。  本系统考虑到主要应用在ADC中，所以就直接采用TMS320VC33的数据总线和地址总线，没有再附加额外的电路，使得ADC的采样速度和转换精度得到良好的保证。同时还利用了INT2和XF0引脚，作为DSP接收数据的中断信号和ADC的使能信号。INT2是外部中断引脚，由外部的数据输入触发中断；XF0即外部标志输出引脚，受软件控制，可以用来向外部器件发送信号，该引脚的状态由I/O标志寄存器决定，IOF=0X22，即置XF0为通用目的输出引脚，同时该引脚输出0；若IOF=0X26，则置XF0为通用目的输出引脚，同时该引脚输出为1。本系统利用软件指令对XF0进行置高置低，控制ADC的启动转换和停止。 EMP7512AE基于EEPROM技术，采用多电压I/O接口技术，系统内核供应电压为3.3V，而I/0引脚与2.5V、3.3V、5.0V逻辑电平相互兼容。EPM7512AE有10 000个可用门、512个宏单元、32个逻辑阵列块和212个用户可用I/0引脚。CPLD在系统中的主要功能是：给ADC转换提供时钟信号，控制ADC转换的使能和复位，由于采用的ADC芯片是串行输出的，CPLD还实现对串行数据的输入转为并行数据的输出，然后直接和TMS320VC33的数据总线相连接。同时CPLD产生脉冲信号，在ADC转换完成后，数据暂存在CPLD中，该脉冲向CPU申请中断，提示有数据需要接收。另外，CPLD的一个关键作用就是，实现路数的动态选择，目前设计的该系统最多路数为8路。CPLD和DSP及AD芯片的具体硬件连接图如图2所示。  系统软件设计 在软件设计中，通过CPLD程序对ADC转换进行动态控制，选通模拟信号输入端，对ADC进行使能，按照图3所示的转换时序图完成对MAX1162的数据采样及传输。 下面给出VHDL语言的主要程序部分。  BEGIN ADCS DRD, data => ADO, tridata => D); U2 : lpm_counter_1----计数器，把数据总线宽度改为3位 PORT MAP(sload => SYNTHESIZED_WIRE_0, clock => SYNTHESIZED_WIRE_1, aload => XFA0, data => CMD(2 downto 0), q => SYNTHESIZED_WIRE_2); U3 : lpm_dff_1---D触发器，数据总线宽度为8位，接收来自于DSP的数据 PORT MAP(clock => CMDCK, data => D(7 downto 0), q => CMD); U4 : lpm_compare_1---比较器，比较CMD(5..3)和CMD(2..0)的值，即轮询采样通道 PORT MAP(dataa => CMD(5 downto 3), datab => SYNTHESIZED_WIRE_2, aeb => SYNTHESIZED_WIRE_0); SYNTHESIZED_WIRE_1 SYNTHESIZED_WIRE_3, clock => HFP(5), data => GDFX_TEMP_SIGNAL_0, eq => SQ, q => AQ); U5 : lpm_dff_5---缓冲器 PORT MAP(clock => SYNTHESIZED_WIRE_12, data => SYNTHESIZED_WIRE_5, q => ADO); SYNTHESIZED_WIRE_12 ADOUT, clock => HFP(5), q => SYNTHESIZED_WIRE_5); U7 : lpm_counter_3---产生时钟信号 PORT MAP(sload => SYNTHESIZED_WIRE_10, clock => H1CK, data => GDFX_TEMP_SIGNAL_1, q => HFP); SYNTHESIZED_WIRE_8 0x7ff) /*存入的数据大小为2K×16bit，根据内存大小动态改变*/ adi &= ox7ff; } 结论 经过实际验证，本ADC系统在低成本的情况下的采样精度达到了13位，这在16位的ADC芯片中达到很好的水平，并被应用到高精度的工业控制中。利用TMS320VC33和EPM7512AE，灵活方便地实现了对高精度模数转换器MAX1162的控制和动态多通道采样，简化了系统设计的复杂性，同时使得DSP的编程处理变得非常高效简洁。若应用在要求更加严格的场面，本系统有待做进一步的改进，把ADC芯片更换为并行输出，同时把CPLD芯片更换为CycloneII FPGA，DSP芯片用TMS320C6713，同时加入噪声抑制设计，这样整个系统性能将会显著提高。在一定的条件下，和ADC模块相类似，本系统可以经过扩充，实现更多路的信号采集。 |
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