我现在有两个clk：clk1和clk2，都是100mhz，我使用bufgmux进行全局时钟的切换，但是不能够热插拔（clk1是永远存在的；clk2优先级高于clk1，当程序运行正常后，拔掉或者插上clk2程序将死掉；但是 ...
2012年08月13日 10:40
现在急求安徽庐江的套图，有的伙计发邮箱！
2012年08月10日 21:18
各位大神，VIO，VDD,DET,等等分别对应几脚，我们不知道。如果这个不知道的话，我们下面没法画原理图和PCB。我网上查过，但是但是具体每个引脚对应什么参数，手册没有写清楚。
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小生 毕业论文的题目是 中国制造业转型 方面的
中国入世十年，开放的环境让中国制造业有了更多“走出去”的机会。而同时挑战和争端也没有平息，从纺织、家电到新能源，针对中国商品的各种壁垒 ...
各位大侠，我用STM32F103+VS1003b+M25P64做的音乐播放器，现在遇到瓶颈，苦恼调了几天没得结果，郁闷+不甘心啊~~
正弦测试，RAM测试都通过了，但是音乐文件从SPI的FLASH读出后，经STM32缓冲， ...
2012年08月01日 17:30
大家好，本人一所211学校微电子专业大三学生，开学大四就要找工作了，想从事FPGA方面工作，趁这两三个月想好好准备下。我本科成绩还过得去，基本班级前10，但没什么项目经验……自己上网查了一 ...
据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意“尽量短且等长”，这是对于什么线来说的？
2012年07月29日 15:33
我在一篇硕士论文上看到一个OCL功率放大电路，如下图所示：
电压放大电路原理图如图1所示。Vin是D/ A转换后的电压信号输入端,Vout 是电压输出端。整个电路由输入级(运放U4) 、中间级( 三级管Q1 ...
我想用fftip核写频谱仪，想知道ip核中不同长度的浮点数据的存储结构，比如说18位浮点数据哪几位是符号位，哪几位是指数为，哪几位是小数位，有什么规律可循么？
三段式状态机 ，一般是怎么分的。
always @（posedge clk or negedge rst）
if (!rst)
sate
2012年07月26日 23:21
在用verilog写三段式代码时，其中一个组合逻辑短路用来控制状态机的输出。每个状态都要对输出信号赋值，是为了防止生成锁存器。如果我已经在每个状态中，都把输出信号赋值了，那这些信号是不是 ...
2012年07月26日 23:12
