三段式状态机 求助

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在用verilog写三段式代码时，其中一个组合逻辑短路用来控制状态机的输出。每个状态都要对输出信号赋值，是为了防止生成锁存器。如果我已经在每个状态中，都把输出信号赋值了，那这些信号是不是对应的生成寄存器了？还是什么？
always @（*）
begin
  。。。
end


在always块内赋值的变量是reg型的，不一定都是寄存器吗？