科通Cadence Allegro 16.6三地技术研讨会

发布时间：2012-10-25 09:31 发布者：eechina

关键词： Allegro , PCB

日期：2012-12-04
地点：上海北京深圳
网址： http://www.comtech.com.cn/cn/RegistpageCadence20121022_1.asp

Cadence Allegro 16.6三地技术巡展上周刚刚落幕，科通三地技术研讨会给力开启！

科通集团今天欣喜地宣布，科通集团将联合Cadence原厂及第三方合作伙伴东好电子、库源电气举办Allegro 16.6三地新技术研讨会，为本土设计工程师带来最新PCB技术，届时将有来自科通及Cadence资深AE及技术专家与设计师分享Cadence最新PCB技术发展趋势、产品路线图、技术讲解与演示和使用心得。

在刚刚过去的一周，Cadence Allegro 16.6北京、上海、深圳三地技术巡展为设计工程师带来了最新PCB与IC 封装技术，让工程师了解即将发布的Allegro 16.6 系统互连平台。而来自Cadence美国和中国的技术专家则与中国工程师分享Cadence 最新PCB 与IC 封装技术。

现在，精彩继续上演，科通集团北京、上海、深圳三地技术研讨会将在11月底隆重开启，届时，科通集团将以本地化的优质服务，把Cadence Allegro 16.6的优势与本土需求结合，让参会工程师深入了解Cadence Allegro 16.6给设计带来的优化。现场参会工程师更可以与科通资深FAE面对面交流，迅速解决设计难题，加速产品设计。

欢迎设计工程师踊跃报名，报名地址：
http://www.comtech.com.cn/cn/RegistpageCadence20121022_1.asp

各地研讨会结束后，科通集团还将在参会人员中抽奖，奖品为苹果iPod Touch及大容量移动硬盘！真可谓精彩不断好运连连！

培训对象：
★ Allegro产品用户
★信号完整性分析工程师
★电源仿真及设计工程师
★ EMC仿真及设计工程师
★ PCB设计工程师和管理者
★封装设计工程师和经理

培训主要内容：
此次培训除了新技术宣讲以外，我们更增加了互动环节。通过现场与Comtech & Cadence应用工程师和研发工程师的互动，您将了解Allegro 16.6中的最新技术，包括：
★ PCB设计的趋势（小型化，设计中的IP应用，吉比特接口，协同设计）
★库和设计数据管理问题
★信号完整性，电源分布网络及EMC解决方案
★ FPGA－PCB协同设计能力
★设计规划和布线新技术
★深层次解读PSpice新技术

培训地点安排：
上海
时间：11月27日周二地点：上海展讯豪生酒店

北京
时间：11月30日周五地点：北京丽亭华苑酒店

深圳
时间：12月4日周二地点：深圳鸿波酒店

培训日程：

TIME		AGENDA
9:00-9:30	30min	Check In
9:30-9:50	20min	Welcome Keynote Address
9:50-10:20	30min	Cadence PCB Structure/Configuration
10:20-10:35	15min	Tea Break
10:35-11:00	25min	Capture CIS 16.6 What’s New
11:00-12:00	60min	Deep comprehension of PSpice in product design flow and What’s new in 16.6
12:00-13:30	90min	Lunch
13:30-14:15	30min	FPGA–PCB Co-Design Solution---FSP16.6
14:15-15:15	60min	Allegro PCB Designer 16.6 What’s new.
15:15-15:30	15min	Tea Break
15:30-16:45	60min	SI,PDN,EMC Solution
16:45-17:10	15min	Lucky Draw

更多详情请登陆科通官网查询www.comtech.com.cn 及科通新浪微博 @comtechgroup

活动联系人：
陈敏敏科通资深FAE
电话：021-51696680-8057
邮箱： peterchen@comtech.com.cn

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