关于verilog的一些问题

zhanglixing7890 · 发表于 2010-12-2 10:59:43

问题一：control_interface control1 (
            .CLK(CLK),
            .RESET_N(RESET_N),
            .CMD(CMD),
            .ADDR(mADDR),
            .REF_ACK(ref_ack),
            .CM_ACK(cm_ack),
            .NOP(nop),
            .READA(reada),
            .WRITEA(writea),
            .REFRESH(refresh),
            .PRECHARGE(precharge),
            .LOAD_MODE(load_mode),
            .SADDR(saddr),
            .REF_REQ(ref_req),
.INIT_REQ(init_req),
            .CMD_ACK(CMDACK)
            ); 这段程序里的 .REF_REQ(ref_req),这种写法是什么意思？程序后面也没设置端口属性。问题二：reg [`DSIZE/8-1:0]       DQM; 这句是把DQM定义为reg型，后面定义位数的时候里面的DSIZE前面的 “  ' ”是什么意思？

Armoric · 发表于 2010-12-2 11:52:54

第一个问题是模块的引用。用于传递两个模块之间的输入，输出信号。第二个问题带 “'”是一编译预处理的宏定义,用法如下：
'define WORDSIZE 16

module
rge['WORDSIZE-1:0] data; //等同于 reg[15:0] data;

zhangjunye · 发表于 2010-12-10 16:58:03

二楼正解

zhanglixing7890 · 发表于 2010-12-21 02:59:16

回复2楼Armoric：

谢谢~~~

weihe · 发表于 2010-12-23 19:22:06

刚开始学，路过，支持一下

857795020 · 发表于 2011-1-10 22:44:21

支持力挺阿

pengtao · 发表于 2011-1-15 17:31:03

二楼很给力

cxh_boy · 发表于 2011-1-23 10:01:37

lising · 发表于 2011-1-30 23:08:05

学习

runner · 发表于 2011-2-11 00:35:56

二楼，说的正确，给力，挺好！

fengjian0531 · 发表于 2011-2-16 11:13:24

路过，学了一下

jumping1967 · 发表于 2011-2-18 09:33:05

学习了一下，谢了

ywwork2011 · 发表于 2011-2-23 12:22:04

youngfq · 发表于 2011-2-23 20:30:12

二楼很给力

newworld · 发表于 2011-2-25 12:19:21

2楼的答案是正确的

bynow · 发表于 2011-2-26 21:35:38

恩恩学习了

haihu5371608 · 发表于 2011-4-8 21:52:54

学习

ahoo1012 · 发表于 2011-4-15 10:49:53

学习

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