移动存储器的发展迎春天
发布时间：2014-8-29 15:26
发布者：老电工
最新移动存储器规格LPDDR4出炉 2014年8月25日讯 - JEDEC固态技术协会，全球微电子产业标准领导制定机构今天发布JESD209-4低功耗双倍数据速率4 （LPDDR4）标准。该标准旨在大幅度提高移动计算设备的存储器速度与效率。适用设备包括智能手机、平板电脑以及超薄笔记本电脑。LPDDR4存储器输入/输出最终的运行速率能够达到每秒4266MT，是LPDDR3的两倍。新的接口标准将对下一代便携式电子设备的性能产生巨大影响。“LPDDR4将带来大幅度性能提升，” JEDEC理事长邱德明先生指出。“该标准的制定旨在满足世界最先进的移动系统对功耗、带宽、封装、成本以及兼容性等多方面的要求。” 代号为JESD209-4的LPDDR4标准由JEDEC的JC-42.6委员会主持开发完成，现在可以免费在JEDEC官方网站下载。 随着移动计算市场的持续增长，对更快设备和更长续航的需求也在增长。LPDDR4的发布将输出输入接口的数据速率由LPDDR3的每秒2133MT提高到了每秒3200MT乃至每秒4266MT的目标速度。为实现这一目标，委员会成员不得不重新设计架构，从16位单通道晶片改为每通道16位的双通道晶片，总位数达到32位。 “从LPDDR2 到LPDDR3的变化是渐进性的。而到了LPDDR4，架构则完全改变，” JC-42.6小组委员会主席Hung Vuong指出。“我们知道，要达到业界所要求的性能，唯一的办法是完全脱离以前各代的架构来设计。” 双通道架构缩短了数据信号从存储器阵列到I/O粘贴片的传送距离。这样就降低了LPDDR4接口所要求的大量数据传输所需要的功耗。由于存储器上的大部分面积被存储器阵列所占据，翻倍扩大接口面积对总体尺寸的影响微乎其微。 双通道架构使得时钟与地址总线可以同数据总线放在一起。因此，数据总线到时钟及地址总线之间的偏斜得以降到最小，从而使得LPDDR4器件达到更高的数据速率。同LPDDR3架构相比，这样节省了功耗同时提高了定时边际。 信号发送的新方式 JEDEC委员会认识到将LPDDR3的接口扩展到更高的频率将消耗太多电量，于是决定对LPDDR4的I/O接口信号发送方式做出重大改变，采用低电压摆动-终止逻辑（LVSTL）方式。LPDDR4的I/O信号发送的367或440毫伏电压比LPDDR3的I/O电压摆动低50%。这种方法一方面降低了功耗，同时还实现了高频操作。此外，通过采用Vssq 终止及数据总线反转（DBI），终止电量可以被降到最低，因为任何驱动“0”的I/O信号都不消耗任何电量。 为了节省电量，还采取了其他几项步骤：操作电压从前几代的1.2伏降低到了1.1伏。此外，标准的设计还特意支持宽范围频率下的节电操作。I/O可以在未终断模式下以降低的电压摆动在多个低频率运行。同时，该标准允许在操作点之间快速切换，因而低频率操作随时可以进行。 这种快速切换的实现在于增加了频率设定点（FSP）。 LPDDR4 确定了两个频率设定点（FSP），即存储操作参数的所有DRAM寄存器。这些参数可能需要为两种不同频率操作进行改变。 一旦两个操作频率得到调校，参数存到相应的两个频率设定点中，频率之间的切换就可以通过单一模式的寄存器写入来实现。这就缩短了频率变换的延迟，从而使系统更经常以优化速度处理负荷。 “它给予最终用户灵活性，” Vuong指出。“一些设计者喜欢以最快的速度运行设备，然后使其睡眠。另一些人喜欢在可能的情况下以较低的频率，因此也是较低的功耗模式运行。一个进程可能需要的时间稍微长一些，但是这是他们所愿意做出的利弊权衡。我们设计的LPDDR4拥有足够的灵活性，允许最终用户决定他们想怎么做。” 这个灵活特性之外是相伴的卓越性能 - 同LPDDR3设备相比，一个LPDDR4设备在大致相同的数据速率条件下将消耗更少的电量。 主要规格包括： 双通道架构 CA和DQ的内置Vref供电 数据总线反转 (DBI-DC) CA和DQ的ODT I/O 吞吐量: 3200 MT/s, 升至4266 MT/s 信号电压: 367mV or 440mV 工作电压: 1.1V 预取大小: 每通道32B 拓补结构: 点对点, PoP, MCP 最大 I/O 电容: 1.3pF 写入调平 6-针 SDR CA 总线 CA 培训 (每两通道12针) 与前几代低功耗DRAM相同，LPDDR4不要求延迟锁定环（DLL）或相位锁定环(PLL） LPDDR4 培训 为了帮助业界同仁理解并采用LPDDR4， JEDEC将于2014年9月23日在美国加州圣克拉拉市举办LPDDR4技术培训。 2015年NAND Flash市场规模成长9%，终端需求多元化带动稳健成长 TrendForce旗下内存储存事业处DRAMeXchange最新调查显示，由于智能手机、平板电脑等移动设备需求稳健成长，固态硬盘在笔记本电脑以及服务器与数据中心的需求增加，而物联网应用也将逐渐导入NAND Flash，2015年NAND Flash整体产业规模将提升至266亿美元，年成长9%。 DRAMeXchange研究协理杨文得表示，2014年NAND Flash需求位成长率为36%，在更多元化的产品开始导入NAND Flash的挹注下，2015年的需求位成长率将依旧有35%。市场趋势观察的重点为： 1.）随着智能手机与平板电脑逐渐进入成熟期，出货动能趋缓，固态硬盘（SSD）的应用将成为下一波成长动能。现阶段SSD渗透率在性能与效率要求较高的商务用笔记本电脑与高阶消费型机种的应用较广，2015年可望向下扩大至中阶主流机种与低阶产品线；而企业型固态硬盘的应用则是随着云端运算的高度成长而呈现欣欣向荣的局面。DRAMeXchange预估2015年固态硬盘的NAND Flash用量年成长将逼近80%，至于在NAND Flash的消耗量占比也将从2014年的25%提升至2015年的35%。 2.）苹果即将推出的iWatch以NAND Flash作为主要储存装置，可望带动其他厂商的仿效与跟进，目前三星与海力士也分别推出eMCP和处理器封装的POP方式给穿戴式装置厂商测试，希望能有效提升NAND Flash在穿戴性装置的应用；而NAND Flash厂商积极地与物联网各个生态圈的业者串连合作，除了在性能与价格上取得领先，容量的优势也能够提供业者在设计多元化内容存取，让NAND Flash将成为相关智能装置的储存装置首选。 另一方面，就NAND Flash业者的生产计划来分析，今年下半年除了三星的中国西安厂持续小量增加3D-NAND Flash的投片外，其他业者并没有明显的产能扩张计划，因此2014年产出的增加多半来自于制程转进，12吋约当晶圆产量较去年微幅增加7.3%，产出年成长率为35.7%。DRAMeXchange预估2015年NAND Flash 12吋约当晶圆产量将较今年成长7.6%，产出年增率为35.8%。 IC Insights：NAND与DRAM朝3D发展 随着 DRAM 和 NAND 技术持续迈向更先进几何制程与多层次记忆体的道路，IC Insights密切观察有关 DRAM 和 NAND 供应商的最新动态，期望能提供更清楚的 DRAM / NAND发展蓝图。 在 2014年中期，制造 NAND 快闪记忆体元件的最先进制程技术采用的是20nm以及更小的特征尺寸，而 DRAM 采用的制造技术还不到30nm。根据图1所示的制程技术蓝图显示，在2017年以前，最小特征尺寸为2D (平面)的NAND flash将会过渡到10-12nm，而 DRAM 则将迁移至20nm或更小的 DRAM 。 不过，IC Insights坦承，这样的发展态势还无加以定论，因为制造制程节点的定义并不明确，尤其是在企业试图在竞争中取得某种优势时，就很容易受到行销「游戏数字」的影响。 
NAND与DRAM朝3D发展 量产NAND flash和DRAM发展蓝图 为了制造 NAND Flash ，2014年时已经加速量产15nm和16nm NAND 晶片了。三星(Samsung)是第一家最先量产 3D NAND 晶片的公司。该公司在2014年5月宣布开始量产采用32层记忆体单元的 V-NAND Flash 晶片。此外，在2013年，该公司已针对资料中心客户出货基于其第一代24层 V-NAND 技术的固态硬碟(SSD)。 从 2D 到3D NAND 记忆体全面转型的时机，将视 3D 成为更具成本效益选项之际而定，但这样的情况将会持续一段时间。甚至当达到成本的交叉点时， 2D 和 3D NAND 还可能共存好些年。 目前业界主要的 DRAM 制造商正以20nm级特征尺寸(20-29nm之间)进行量产制造。 如同 NAND flash 一样， DRAM 技术也正朝向以垂直方向整合电路的趋势发展。 3D DRAM 解决方案的例子之一是由HMC联盟开发的混合记忆体立方(HMC)。HMC联盟是由美光(Micron)和三星，以及包括Altera、ARM、IBM、 Open-Silicon、海力士(SK Hynix)和赛灵思(Xilinx)等开发商共同组成。 
|
网友评论