用VHDL语言编写程序

lvqing201205

交通灯控制器

系统设计要求：

在十字路口，东西南北各有一组红、黄、绿灯，其控制功能：

（1）复位状态东西南北黄灯亮。

（２）东西两侧红灯亮，南北两侧绿灯亮

  （3）东西两侧红灯亮，南北两侧黄灯亮（准备变红灯）。

（4）东西两侧绿灯亮，南北两侧红灯亮。

（5）东西两侧黄灯亮（准备变红灯），南北两侧红灯亮。

pcbqc

这个我还真的是不懂的

yhpeng

这是一个状态机问题，4状态输入，12状态输出。

yhpeng

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use ieee.numeric_std.all;

entity CrossLED is
   Port (
      nRST:    in    std_logic;                    -- 系统复位控制信号，低电平有效。
--
--                各信号下标3、2、1、0对应方向东、南、西、北。
--                输出0，对应信号灯亮；输出1，对应信号灯灭。
--
                State:        in                std_logic_vector(1 downto 0);        --
                Yellow:        out        std_logic_vector(3 downto 0);
                Red:                out        std_logic_vector(3 downto 0);
                Blue:                out        std_logic_vector(3 downto 0)
   );
end CrossLED;

architecture Behavioral of CrossLED is
begin
        Yellow        <= "0000"                when nRST  = '0'  else        -- 复位状态东西南北黄灯亮。
                                   "1111"                when State = "00" else        -- 东西两侧红灯亮，南北两侧绿灯亮。
                                   "1010"                when State = "01" else        -- 东西两侧红灯亮，南北两侧黄灯亮（准备变红灯）。
                                   "1111"                when State = "10" else        -- 东西两侧绿灯亮，南北两侧红灯亮。
                                   "0101"                when State = "11" else        -- 东西两侧黄灯亮（准备变红灯），南北两侧红灯亮。
                                   "0000";
        Red                <= "1111"                when nRST  = '0'  else        -- 复位状态东西南北黄灯亮。
                                   "0101"                when State = "00" else        -- 东西两侧红灯亮，南北两侧绿灯亮。
                                   "0101"                when State = "01" else        -- 东西两侧红灯亮，南北两侧黄灯亮（准备变红灯）。
                                   "1010"                when State = "10" else        -- 东西两侧绿灯亮，南北两侧红灯亮。
                                   "1010"                when State = "11" else        -- 东西两侧黄灯亮（准备变红灯），南北两侧红灯亮。
                                   "1111";
        Blue                <= "1111"                when nRST  = '0'  else        -- 复位状态东西南北黄灯亮。
                                   "1010"                when State = "00" else        -- 东西两侧红灯亮，南北两侧绿灯亮。
                                   "1111"                when State = "01" else        -- 东西两侧红灯亮，南北两侧黄灯亮（准备变红灯）。
                                   "0101"                when State = "10" else        -- 东西两侧绿灯亮，南北两侧红灯亮。
                                   "1111"                when State = "11" else        -- 东西两侧黄灯亮（准备变红灯），南北两侧红灯亮。
                                   "1111";
end Behavioral;

lvqing201205

谢谢大家喽！

mesecose

student homework?

dingdake

写了一个verilog版，仅供楼主参考.
module traffic_led(rst_n, clk, r1, y1, g1, r2, y2,g2);
input rst_n, clk;
output  r1, y1, g1, r2, y2,g2;
reg r1, y1, g1, r2, y2,g2;
reg [4:0] state, nextstate;

parameter  s0 = 5'b00001, s1 = 5'b00010, s2 = 5'b00100, s3 = 5'b01000, s4 = 5'b10000;

always @(posedge clk or negedge rst_n)
begin
    if(rst_n == 0)
         begin  
           state <= s0;
         end
         else
         begin
           state <= nextstate;
         end
end
always @(state)
begin
  case(state)
    s0: begin
               r1 <= 0;
                         y1 <= 1;
                         g1 <= 0;
                         r2 <= 0;
                         y2 <= 1;
                         g2 <= 0;
                         nextstate <= s1;
        end
         s1: begin
               r1 <= 1;
                         y1 <= 0;
                         g1 <= 0;
                         r2 <= 0;
                         y2 <= 0;
                         g2 <= 1;
                         nextstate <= s2;
        end
         s2: begin
               r1 <= 1;
                         y1 <= 0;
                         g1 <= 0;
                         r2 <= 0;
                         y2 <= 1;
                         g2 <= 0;
                         nextstate <= s3;
        end
         s3: begin
               r1 <= 0;
                         y1 <= 0;
                         g1 <= 1;
                         r2 <= 1;
                         y2 <= 0;
                         g2 <= 0;
                         nextstate <= s4;
        end
         s4: begin
               r1 <= 0;
                         y1 <= 1;
                         g1 <= 0;
                         r2 <= 1;
                         y2 <= 0;
                         g2 <= 0;
                         nextstate <= s1;
        end
         default: nextstate <= s0;
        endcase
     
end
endmodule

dingdake

这个是测试程序

`timescale  100ns/10ns
module testbrench;
reg rst_n, clk;
wire r1, y1, g1, r2, y2,g2;

traffic_led tl1(rst_n, clk, r1, y1, g1, r2, y2,g2);
initial
begin
  rst_n = 1;
  clk = 0;
end
always
begin
  #5 clk = ~clk;
end
initial
begin
#10 rst_n = 0;
#20 rst_n = 1;
end
endmodule

david-xia

学习了。。。。。。。。。。。。。。。。。。。。

spy007868

复制下来！！！！！！！！我自己好好学习！！！！！！！！！！！！！！！！！！！！