新手学VerilogHDL遇到的问题，急求解决方案！！！

Torres · 发表于 2011-2-24 16:10:13

下面是一段程序： module wire_def( a, b, out ); //端口申明 input a,b; output out; //变量类型定义 wire a,b; assign out=a&b; endmodule书上说wire型变量时线网型，类似于实际情况中的导线，那我就不明白了，为什么两个导线可以相与呢？out=a&b;我是一名计算机专业的大二学生，确喜欢电子技术，希望高手能够不吝赐教，小弟谢谢啦

kingron · 发表于 2011-3-2 10:53:02

是将导线连接到与门

txmilan · 发表于 2011-3-9 21:04:23

是啊，应该很好理解到，像楼上说到那样

michaelming · 发表于 2011-3-12 09:57:32

与寄存器类型的变量相对应

zhping12 · 发表于 2012-7-17 14:23:12

信号是以导线形式，但编译器是把这两根导线连在了一与门的输入端。

eqgyzgs · 发表于 2012-7-18 23:49:03

如上面说的FPGA中是输入到与门
但导线确实能做线与，开漏输出门就能线与，同样也是与的逻辑，关于门电路的知识你可以看看数字逻辑的相关书籍

Airy39 · 发表于 2012-7-19 01:59:30

用verilog设计硬件，你是设计者，而不是verilog或者编译器，verilog只是一门表示硬件的语言，编译器也只是一个将语言映射为硬件电路的工具而已。这里不是说两个导线本身相与，而是说如果你要设计一个硬件，这个硬件完成的功能是将由a,b输入的信号相与后从out输出，那么用verilog的表示方法就可以是assign out=a&b。

小石头985 · 发表于 2013-4-13 10:38:55

同意7楼说法

ljjshuishou · 发表于 2013-5-26 23:12:24

7楼说的很对

不知 · 发表于 2014-5-29 14:32:51

在电路设计中，语言只是用来实现电路的一种那个手段。端口属性的定义：一种是为了在软件设计中区分端口信号属性内容的；再则是为了在实现电路中的电性信号的设计。一般在设计中用到的input、output、inout等端口属性是用来在硬件的布局布线中区分信号的方向属性。当然wire、reg等类型在软件实现中也是为了区分各个信号的各自属性的。不能单纯的认为那是一个铜线或者连线之类的。电路的设计归根结底是各种电信号的功能实现！！因此在关于电路设计中，不管是用模拟器件实现电路，还是用软件设计来实现电路，都不要单纯的认为是导线或者电容、电阻之类的链接。

新手学VerilogHDL遇到的问题，急求解决方案！！！

相关文章

评分

浏览过的版块