IMEC力克10nm设计难关
发布时间：2013-9-4 15:37
发布者：eechina
|
比利时微电子研究中心(IMEC)正全速开发下世代10纳米制程技术。为协助半导体产业跨越10纳米鳍式电晶体(FinFET)制程技术门槛，IMEC已启 动新一代电晶体通道材料和电路互连(Interconnect)研究计划，将以矽锗/三五族材料替代矽方案，并透过纳米线(Nanowire)或石墨烯技 术实现更细致的电路成型与布局，加速10纳米以下制程问世。 IMEC制程科技副总裁An Steegen提到，除了10纳米以下制程技术外，IMEC亦全力推动18寸晶圆的发展，目前已有相关设备进入验证阶段。 IMEC制程科技副总裁An Steegen表示，目前16/14纳米FinFET技术成熟度已达到一定水准，全球主要晶圆代工厂均预计在2014～2015年投入量产；然而，下一阶 段的10纳米技术则尚未明朗，原因在于电晶体通道大幅微缩后，传统矽材料将面临物理极限，使晶圆厂无法显著提升晶片效能；加上电晶体密度激增，相关业者亦 须改良制造工具，以及电路布局(Layout)的设计规范(Design Rule)和制程设计套件(PDK)，势将增添量产制程发展的不确定性。 Steegen强调，为继续往下延伸摩尔定律(Moore’s Law)，半导体供应链业者和技术研究单位正密切投入开发新一代半导体材料、设备、电路成型及布局方案。其中，IMEC已将电子移动性较佳的矽锗 (SiGe)、锗、镓(Ga)或三五族(III-V)化合物列为矽材料的优先替代选项，从而在电晶体通道愈趋紧密的前提下，持续提升电子驱动性能。 据悉，10纳米FinFET制程对设备、材料和临界尺度(Critical Dimension)控制等各方面都将带来新的要求，但尤以新材料研究较难掌握、耗时且影响层面大；因此IMEC遂将其视为布局重点，并于日前在日本举行 的2013年超大型积体电路(VLSI)国际会议中，发表可应用于10纳米以下制程的锗/矽锗浅沟槽隔离(STI)方案，进而改善矽通道效能及可靠度不佳 的问题。 此外，FinFET转向立体架构，晶圆厂为确保良率，亦须严格掌控离子扩散状况；对此，IMEC则以特殊探针(Probe)，开发类似电子显微镜的 SSRM(Scanning Spreading Resistance Microscopy)方案，并提供相关机台设计支援与代测服务，让晶圆厂更精确掌握离子扩散时的细微变化与不良情形。 与此同时，IMEC亦从微影、电路成型和布局方案着手，期协助晶圆厂克服10纳米以下制程极其紧密的布线挑战。Steegen透露，针对10或7奈 米制程方案，IMEC将采用纳米线或石墨烯电路互连技术，实现更细致的电路布局；目前正与晶圆厂合作夥伴携手定义新的设计规范和PDK，最快可望在7纳米 制程导入纳米线，开启半导体技术发展新页。 至于微影技术方面，IMEC正与艾司摩尔(ASML)致力于新世代极紫外光(EUV)微影机台的验证，从而以单次曝光(Single- patterning)的形式，协助晶圆厂减轻多重曝光(Multiple-patterning)的昂贵成本，使10纳米以下量产制程更具经济效益。 Steegen指出，ASML每一版研发型EUV机台都会优先提供予IMEC测试，该公司预计于今年底推出的最新设备亦将在近期进驻IMEC，进行细部调 整与优化，以配合10纳米制程的研发脚步。 来源：新电子 |
网友评论