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凌乱未醒 2013-4-29 10:41
设计实体 entity or_gate is port(a:in bit ; b:in bit; c:out bit;); end or_gate; architecture behave of or_gate is begin c=a or b; end behave; 实体说明 entity 实体名》 is end 实体名; 类属说明::generic(); entity or_gate is generic (delay :time:=1 ns ...
个人分类: 初学VHDL|536 次阅读|0 个评论
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