如何消除器件实现超低抖动

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　　级联PLL芯片支持一个晶体输入以及一个外部振荡器输入。它们通常具有多达10个输出，使用户能够建立一个完整的时钟系统。本文会对相关知识进行介绍。

　　Microsemi公司的MAX24605和MAX24610是这种类型器件的例子。它们在单个芯片上集成了一个数字PLL和两个独立的模拟PLL，具有高达750MHz的输出频率范围。

　　在消除抖动的应用中，它们串联使用数字和模拟PLL。数字PLL的优点是其带宽在4Hz至400Hz之间可编程，且数字控制振荡器使其能够在数字PLL中实现频率控制。在同一芯片上提供两个模拟PLL能够实现从相同的基准时钟、或从两个不同的基准时钟生成两个频率系列。MAX24605和MAX24610提供一个串行外设接口，板载EEPROM存储器在上电后提供自我配置。

　　使用如上述的抖动消除器件使设计人员能够实现抖动低至300fs的定时电路。正如本文所示，消除抖动的方法取决于应用的要求和限制。对于一些应用来说，一个特定的低抖动定时器件可能完全没有必要，因为单靠良好的布局即可将抖动减小到可接受的水平。

　　在需要PLL的应用中，设计人员必须谨慎地指定正确的带宽。在最极端的情况下，可以通过使用基于级联PLL拓扑结构的专用抖动消除器件实现超低抖动。

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