System Verilog 语言参考手册
发布时间：2012-3-19 16:34
发布者：诸葛孔明
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简介 Verilog-2001具有静态和自动的任务和函数。在一个模块实例中，会为一个任务或函数的所有调用分配相同的存储空间。自动的任务和函数则为每一个实例分配唯一的、栈式存储空间。 SystemVerilog加入了在静态任务和函数中声明自动变量以及在自动任务和函数中声明静态变量的能力。 SystemVerilog还加入了： 为声明任务和函数端口提供了更多的能力函数和输出和双向端口void函数无需一个begin...end块或fork...jion块就可以在一个任务或函数中使用多条语句的能力在到达任务或函数的结尾之前从任务或函数返回的能力通过引用而不是值来传递参数的能力根据名字而不是位置来传递参数值得能力缺省的参数值通过直接编程接口（DPI）导入和导出函数的能力 下载： 
system verilog 中文.rar
(2.16 MB)
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