Synopsys为TSMC 22nm ULP/ULL工艺提供DesignWare基础IP
发布时间：2018-5-11 10:32
发布者：eechina
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Synopsys近日宣布与TSMC合作，共同为TSMC 22nm超低功耗（ULP）与22nm超低漏电（ULL）平台开发DesignWare 基础IP。该基础IP包含用于TSMC 22nm工艺的逻辑库、嵌入式内存以及一次性可编程（one-time programmable，OTP）非挥发性内存（non-volatile memories，NVM），能协助设计人员大幅降低功耗，同时满足各式应用的性能需求。DesignWare Duet Package包括了具备面积优化的高速低功耗嵌入式内存、使用标准核心氧化物（core oxide）或厚IO 氧化物以实现低漏电率的逻辑库、内存测试与修复能力以及功耗优化套件，能为SoC带来最佳的结果质量。 DesignWare HPC设计套件内容包括高速、高密度的内存实例（memory instance）和逻辑单元，能协助SoC设计人员进行CPU、GPU与DSP核心的优化，以达到速度、面积与功耗的最佳平衡。用于TSMC 22nm ULP与22nm ULL工艺的DesignWare OTP NVM IP无须额外的光罩层数或制程步骤，且能以最少的硅足迹（footprint）达到高产出、高安全性及高可靠性。 TSMC设计基础架构营销事业部资深处长Suk Lee表示：“TSMC与Synopsys多年成功的合作经验有助于双方客户实现SoC在性能、功耗及芯片面积的目标。通过为TSMC 22nm ULP与22nm ULL工艺提供DesignWare 基础IP，Synopsys作为业界领导厂商，持续提供通过验证的IP解决方案，协助设计人员减少设计工作量，同时在TSMC最新技术中实现设计目标。” Synopsys营销副总裁John Koeter也表示：“Synopsys与TSMC密切合作已历经了多个TSMC工艺时代。我们所提供的高质量基础IP能协助设计人员满足SoC在功耗、性能与面积的需求。为TSMC 22nm ULP 与22nm ULL工艺提供DesignWare逻辑库与嵌入式内存IP，能协助设计人员大幅降低目标应用的功耗，并加快产品的上市脚步。 上市情况 针对TSMC 22nm ULP 与22nm ULL工艺的DesignWare Duet Package与HPC设计套件预计于今年第三季度上市。用于22nm ULP工艺的DesignWare OTP NVM IP预计于今年第三季度上市，而用于22nm ULL工艺的OTP NVM IP则计划在明年第一季度上市。 |
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