创建理想的低功耗设计
发布时间：2010-10-10 13:41
发布者：conniede
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在复杂的数字集成电路设计中，功耗收敛和电路功耗完整性变得日益重要。整个设计流程必须贯穿应用各种有功耗意识的工具以获得最佳性能。 随着通过电池供电的便携式电子系统的应用范围持续增长，推动了对某类数字集成电路（ICs）的需求，这类电路的特点是功耗消耗保持在尽可能低的水平。与此同时，设计师们必须在最小的封装体积中，将更多的高频功能封装到芯片内。毫无疑问，越来越多的性能和单元数量将导致功耗的增加，使得功耗管理成为影响硅片成功的重要因素。  图1 功率分布考虑包括总功耗、电压降和电迁移效应 创建最理想的低功耗设计，无论是动态功耗还是静态功耗，都涉及到了在设计流程不同阶段时序、功耗和面积间复杂的折衷权衡问题。这些问题相互间联系密切，所以低功耗分析和优化引擎必须可与整个RTL-to-GDSII流程相集成并可贯穿应用于这一流程中。 1 动态功耗（Dynamic Power） 动态功耗的降低虽然可通过调整电容、电压和频率来实现，但其中仍有些细微部分需多加考虑。 例如：同一门极电路中两个晶体管同时被导通的总时长是晶体管输入开关阈值和门极驱动输入信号斜率的一个函数。这些晶体管尺寸必须要足够大，这样信号才能足够迅速地进行转换以便激活门极电路。 如果晶体管尺寸过大，通过最大程度缩短两个晶体管同时打开的时间来实现功率节省的目标就无法达成，因为晶体管过大会导致电容的增加，门极电路为增加的电容充电会消耗额外的功率，这最终会导致噪声、过冲、下冲以及串扰等信号完整性问题。 同样地，如果这些晶体管尺寸过小，那么它们同时打开时间会更长、功耗更大，而且驱动不足的信号也容易受到噪声和串扰耦和效应的影响，因此晶体管尺寸和开关时间必须加以优化，这样才能将功耗降至最低。 降低动态功耗的另一种方法是降低系统时钟的频率，但这样会导致器件性能的降低；或者还可以使用门控时钟，使得仅仅那些这一时刻需要执行有效任务的器件被时钟驱动。 当然，我们也可以通过应用适当的时延平衡来将局部数据活动（毛刺和冒险现象）减至最少。 此外，我们还可以通过架构的折衷权衡来降低功耗，即在设计流程的算法和架构阶段进行功能并行与频率和/或电压之间的折衷权衡。例如：您可用两个模块副本来替换原来的一个逻辑模块，两个模块各执行一半的任务，这样两个模块都将拥有更低的运行频率和电压。如此一来就可在保持性能不变的同时降低实现该功能的总功耗，不过同时也会占用更多的硅片空间。 2 静态功耗（Static Power） 静态功耗源自于晶体管未激活时漏电流，与温度和开关阈值成指数关系。为了解决这个问题，IC代工厂提供了具备多阈值电压（Vt）器件的库，其中开关较快的低阈值晶体管漏电流较高、功耗较大；而开关较慢的高阈值晶体管漏电流较低、功耗较小。 这其中需要进行复杂的平衡工作，因为降低供电电压是可以减少发热量，降低静态功耗，但同时也会增加门时延；而降低晶体管的开关阈值则可以加快晶体管开关速度，但同时会导致漏电流和静态功耗呈指数极增加。 3 电压降效应（Voltage Drop Effects） 深亚微米（DSM）器件也属于易受电压降效应影响的器件，电压降效应主要由外部引脚到内部电路的电源和地线网络的电阻所引起。 由于每段电源和接地轨都有一小段电阻，因此反相器链中距离主电源和地线引脚最近的逻辑门，其供电电压就最好（图2中G1）；相邻的第2个门极（本例中G2）的供电电压则相应稍差一些；依此类推，距离主电源和地线引脚越远的门极其供电电压就越差。  图2 与同一电源和地轨相连的反相器链 当存在瞬态或AC（交流电）电压降效应时，这一问题还将进一步恶化，当有大量寄存器元件同时开关，可能会在供电网产生严重的“毛刺”现象。要想分析并解决这些电压降效应，电阻、电感、电容效应都是必须要考虑到的问题。 电压降效应之所以如此重要，原因在于整个逻辑门的输入到输出时延会随着供电电压的降低而增加，最终可能导致该逻辑门不符合其时序规格。同时门极驱动不足时也会引起互连线时延的增加，供应电压下降时门极的输入开关阈值将会改变，由此会导致门极电路变得更容易受到噪声的影响。 随着轨道宽度的降低，电压降效应将随着电源和地轨电阻系数的增加而变得更为严重。虽然可以通过增加电源和接地轨宽度来将电压降效应降至最低，但是这同时也会占用到宝贵的硅片空间，最终导致布线拥塞问题。而要解决这些问题就必须尽可能大地拉开所有逻辑单元间的间距，但这样却又会由于信号连线长度的增加而导致时延（和功耗）的增加。 在芯片总功耗中，时钟树网络的功耗占据了很大一部分。将功耗作为一个成本函数来考虑，控制时钟树功耗越来越重要，特别是在较小型几何拓扑环境中更是如此。目前已有各种不同技术可被广泛应用于RT L综合和物理综合中，如：广泛的时钟门控覆盖、时钟门控电路的克隆/反克隆、有功率意识的缓冲器插入、尺寸调整和时钟门控电路布局。此外，如CTS期间多阈值电压（Vt）、层次化时钟门控、基于逻辑行为的时钟门控等其他技术也可以提供额外的功率节省。 其中，有一项已得到日渐普遍使用的技术是将设计分为多个“电压岛”，如图3所示。虽然供电电压更低的电压岛性能也随之降低，但其动态功耗也将大幅降低。  图3 各类的多电压域（multi-Vdd）设计 在将设计分成多个电压岛时，网表中必须要插入适当的电压转换元件来从一个电压域到另一个电压域连接信号。一个真正有功率意识的设计环境应该能够自动插入这些单元。 4 功率门控（power gating） 功率门控通过有选择地切断设计中未在使用部分的电源来解决泄漏问题，如图4所示。它是利用高阈值电压（high-Vt）开关来连接全局恒定电源线轨与局域开关电源线轨，这就使得局域线轨的供电能根据需要开启或者关闭，提供了细粒度、中粒度和粗粒度控制能力。  图4 分布式多阈值CMOS（MTCMOS） 其他技术则均得益于具有“功率意识”，例如：映射、利用非关键时序路径的多阈值晶体管、平面规划和布局、解耦电容布局、时钟树综合和时钟门控，以及时序优化。 总之，功率分布网络应基于早期功率网格还没有完成时执行的线轨分析结果进行设计。芯片上正确的消耗元件分布应避免热点和局部电压降问题，线宽算法能够有效解决电压降和电迁移问题。 5 集成的工具套件 目前，第三方单点工具要么需要使用到多个数据库，要么需要将完全不同的数据模型组合进一个数据库中，不仅需要执行数据转换和文件传输，同时也使得数据管理工作变得相当烦琐、耗时且容易出错。 然而，最严重的问题还在于，其布局后再修正缺陷的做法代价极为昂贵，特别在修正工作必须手工进行时就更是如此。如果在手工修正之后必须返回重新进行分析工作（而不是与修正工作同时进行），那么情况将会进一步恶化，因为分析后可能显示出修正工作要么未起到应有的作用，要么可能给设计工作带来了新的、不一样的缺陷。 例如：要想完全计算出电压降效应的影响，首先重要的是要拥有一个能基于实际电压降以单元为基础地进行时序衰减计算的环境；接着，时序分析引擎应利用这种衰减后时序数据来识别关键路径上的潜在变化；最后，优化引擎应进行适当的修正来解决由于时序变化而导致的潜在的建立或保持问题。 而这就需要有一个能够确保功率分析、电压降分析、衰减计算、时序分析和优化引擎可无缝协作的设计环境。 功率分析单点工具与环境的其他部分之间集成性的缺乏意味着当功率分析结果用于定位和隔离时序和/或信号完整性问题时，修正问题的同时也将给功率网络引入新的问题，最终可能导致大量、耗时的设计迭代。 一个真正的低功耗设计环境应具备让所有的功率分析工具与综合、布局布线、时钟树综合、提取、时序和信号完整性分析等实施工具同时运行的特性，要能够使用统一数据模型来为这些工具提供对分析数据的同步访问并实现对设计的“实时”变更。 6 结束语 要想完全优化低功耗设计，功率分析工具必须彼此间完全集成，同时还要能与流程中的其他实施和分析引擎相集成，包括综合、布局布线、电压降衰减、时序、优化和信号完整性分析引擎。 这样的架构使得所有实施和分析引擎都能够通过统一数据模型同时访问到设计数据，而且通过一个工具所做出的任意变更可立即得到其他工具的测试和验证。从而最终形成一种收敛算法，无须采用耗时的迭代即可快速确定最佳解决方案。 |
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