基于FPGA的BiSS协议光电编码器通信模块设计
发布时间：2010-8-10 14:34
发布者：lavida
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位置编码器是工业自动控制中重要的反馈环节执行元件。位置编码器按工作方式分为绝对式和增量式两种。绝对位置式编码器的数据输出一般采用串行通信的方式。位置编码器的通信速度，在一定程度上影响闭环系统的时间常数。德国IC-Haus公司提出的BiSS(Bidirectional Synchronous Serial)协议是一种新型的可自由使用的开放式同步串行通信协议，使用该协议通信波特率可以达到10Mbps，达到RS422接口总线的波特率上限，是其它一些同类常用串行通信协议(如SSI，EnDat，Hiperface，起止式异步协议)的5倍以上。 注：起止式指一种常用的异步串行通信协议，每帧数据包括1位起始位、5-8位数据位、1(或0)位奇偶校验位、1(或1.5或2)位停止位。  由表1中可知，BiSS协议通信波特率远远高出其它协议，总线连接方式、报警位、协议长度可调整，工业应用灵活性好，无协议产权成本，全数字接口无模拟器件成本。可见，在通信速度、产品适应性、成本等综合方面，BiSS协议具有很好的发展前景。 1、BiSS协议 BiSS协议包括读数模式(sensor mode)和寄存器模式(register mode)两部分的内容。如图1、图2所示，在点对点或总线连接下由主机发送MA(master)信号，编码器返回SL(slave)信号。SL的返回信号是和MA的时钟同步的。在寄存器模式下，MA在提供时钟的同时，需要携带寄存器地址、寄存器值等信息，这是通过不同的占空比实现的：当占空比在10%"30%(文中称为低占空比)时，同时表示数据0；当占空比在70%"90%(文中称为高占空比)时，同时表示数据1。  1.1 读数模式 在读数模式下，通信波特率可达到10Mbps，MA和SL的帧结构如图3所示。其中，MA的REQ(请求)位的①"②时间长度要小于timeoutSENS(可编程的时间参数)，编码器识别为读数模式。在MA的每一个时钟上升沿，SL返回相应的数据位。  实际应用中，长距离的导线传输、接口电平转换芯片等带来的总线延时(line delay)，会有SL2的延迟响应波形。由此可估计总线延时为③"⑧时间长度，即MA时钟上升沿和SL响应位下降沿的时间长度，相应地延迟采样时刻，使通信不受总线延时的影响。 编码器的位置信号需要内部采集，转换等过程。当编码器忙不能立刻响应主机的读数请求时，延迟响应start位，此时为SL3的波形，数据处理带来的延时为④"⑨时间长度。 可见，在高波特率的通信状态下，仍能通过估计总线延时和忙延时，准确的进行数据通信。 1.2 寄存器模式 在读写寄存器模式下，通信波特率相对较低。文中编码器的寄存器为EEPROM，正常工作上限波特率为250K。MA的REQ位时间长度要大于timeoutSENS，编码器识别为寄存器模式。寄存器地址序列为③"④波形(读寄存器、写寄存器相同)，包括3位的ID(编码器编号)、7位ADR(编码器地址)、1位WNR(读写标志位)和4位CRC(校验位)，同样使用高低占空比来实现时钟和数据的同时输出。 主机输出寄存器地址序列后，如果是读寄存器模式，即寄存器地址序列中的WNR位为0，MA继续输出时钟，SL返回寄存器中的数据。如果是写寄存器模式，即寄存器地址序列中的WNR位为1，MA则继续输出高低占空比信号，SL返回写入的寄存器值，如该值与发送的数据一致，说明写寄存器操作成功。 位置数据、寄存器数据、寄存器地址后均加有CRC校验，保证传送数据的准确性。对于总线连接方式，BiSS协议给出了多编码器串行连接的读数方式和寄存器读写方式，是上述时序的组合。 2、通信模块的软硬件设计 2.1 硬件设计 通信模块基于EP1C12Q240-FPGA设计，对Netzer RE252型号的绝对位置式光电编码器进行位置读数，采用点对点连接，RS422差分总线接口使用MAX3460电平转换芯片。为了提高通信模块在工业应用中的抗干扰性，接口芯片和FPGA核心模块之间加入高速光耦HCPL0630进行隔离。输出接口有并行接口、串行通信接口、增量式等，与上位机通信。  2.2 软件设计 程序在Quartus II软件[6]环境下，使用Verilog HDL[7]语言编写，采用的是自底向上的编写方式，使用约6000门资源。底层模块包括读数模块、读写寄存器模块。底层模块的clk时钟由顶层模块的锁相环PLL分频提供[8]。读数模块或者读写寄存器模块在EN置位后，独占MA线，发送与协议对应的波形，再根据编码器返回的SL波形采样识别数据，通过data总线保存到顶层模块的数据缓冲区。  顶层模块主要包括两个状态机。读数状态机根据编码器的工作时序要求完成寄存器的初始化，然后不断的读取编码器的数据保存到数据缓冲区。输出状态机根据指定标志位从数据缓冲区读取数据，控制以并行、串口、增量式的输出时序逻辑。 3、实验结果及对比 quartus II中的signalTap逻辑分析仪可以嵌入到FPGA，观察管脚电平和内部变量值。图7所示为编码器返回14位数据的通信波形。从图中可见，SL的第一个下降沿即ACK位延迟了约0.65μs，为总线延时。一个完整的读数操作从-5时刻开始需要约210个采样点，即4.2μs的时间(4.2μs=210*1/50 MHz，采样频率50MHz)。  图8为*AGAWA-TS5667型号的绝对式光电位置编码器返回17位数据的通信波形，该编码器采用起止式异步串行通信协议，波特率为2.5M。半双工通信方式下，一个完整的读数操作从0时刻di请求开始，到约868时刻ro应答结束，需要约30.4μs的时间(30.4μs=868*1/28.57MHz，采样频率28.57MHz)。  BiSS协议下的数据位数可调整，如果把BiSS协议下的数据位数从14位增加到17位，只需增加3个时钟的时间长度，在10Mbps下为0.3秒。 由此得到，在同样传输17位光电编码器位置数据的情况下，起止式异步协议耗时30.4μs，而BiSS协议仅耗时4.5μs，通信速度提高了6.75倍。 4、结论 基于BiSS协议的各方面优点，目前已有德国IC-Haus，美国Danaher，以色列Netzer Precision等130多家公司申请并免费使用了BiSS协议，BiSS协议得到了越来越广泛的应用。同时，BiSS与SSI协议下的接口兼容，方便SSI使用者和厂商系统升级。综上所述，BiSS协议在降低协议成本、硬件成本，提高通信速度和准确率等综合方面，是未来编码器用串行通信协议中一种非常理想的选择。 |
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