FPGA实战演练逻辑篇38：可综合的语法子集3

发布时间：2015-6-17 11:37 发布者：rousong1989

可综合的语法子集3

本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》

配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt

通俗的说，它就是C语言里的“{ }”，用于单个语法的多个语句定义。其使用示例如下：

// 含有命名的begin语句

begin : <块名>

// 可选申明部分

// 具体逻辑

end

// 基本的begin语句

begin

// 可选申明部分

// 具体逻辑

end

判断语法if…else及case语句是最常用的功能语法，其基本的使用示例如下：

// if判断语句

if(<判断条件>)

begin

// 具体逻辑

end

// if…else判断语句

if(<判断条件>)

begin

// 具体逻辑1

end

else

begin

// 具体逻辑2

end

// if…else if…else判断语句

if(<判断条件1>)

begin

// 具体逻辑1

end

else if(<判断条件2>)

begin

// 具体逻辑2

end

else

begin

// 具体逻辑3

end

// case语句

case(<判断变量>)

<取值1>: <具体逻辑1>

<取值2>: <具体逻辑2>

<取值3>: <具体逻辑3>

default: <具体逻辑4>

endcase

用的也比较少，但也会在一些特定的设计中使用它。其示例如下：

// for语句

for(<变量名> = <初值>; <判断表达式>; <变量名> = <新值>)

begin

// 具体逻辑

end

Task更像是C语言中的子函数，task中可以有input、output和inout端口作为出入口参数，它可以用于实现一个时序控制。task没有返回值，因此不可以用在表达式中。其基本用法如下：

task ;

// 可选申明部分，如本地变量申明

begin

// 具体逻辑

end

endtask

Assign用于直接互联不同的信号或直接给wire变量赋值。其基本用法如下：

assign = <变量或常量>;

“？:”表达式就是简单的if…else语句，但更多的用在组合逻辑中。其基本用法如下：

(判断条件) ? (判断条件为真时的逻辑处理) : (判断条件为假时的逻辑处理)

always有多种用法，在组合逻辑中，其用法如下：

always@(*)

begin

// 具体逻辑

end

always后若有沿信号（上升沿posedge，下降沿negedge）申明，则多为时序逻辑，其基本用法如下：

// 单个沿触发的时序逻辑

always@(<沿变化>)

begin

//具体逻辑

End

// 多个沿触发的时序逻辑

always@(<沿变化1> or <沿变化2>)

begin

//具体逻辑

End

Verilog中绝大多数运算操作符都是可综合的，其列表如下：

+ // 加

- // 减

! // 逻辑非

~ // 取反

& // 与

~& // 与非

| // 或

~| // 或非

^ // 异或

^~ // 同或

~^ // 同或

* // 乘，是否可综合看综合工具

/ // 除，是否可综合看综合工具

% // 取模

<< // 逻辑左移

>> // 逻辑右移

< // 小于

<= // 小等于

> // 大于

>= // 大等于

== // 逻辑相等

!= // 逻辑不等于

&& // 逻辑与

|| // 逻辑或

FPGA实战演练逻辑篇38：可综合的语法子集3

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