高集成度的低功耗蓝牙BLE芯片
发布时间：2015-1-12 13:30
发布者：eechina
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Cypress公司于2014年11月11日正式宣布，推出高集成度的单芯片低功耗蓝牙BLE解决方案，以简化基于传感器的低功耗物联网应用设计。全新PSoC· 4 BLE 可编程片上系统具有史无前例的易用性和高集成度，可用于定制化物联网应用、家庭自动化、医疗、运动健身监控以及其他可穿戴智能设备中。PRoC· BLE 可编程片上射频系统则为人机接口设备(HID)、遥控器和需要专门无线连接的应用提供了高性价比的Turnkey方案。 Cypress低功耗蓝牙BLE解决方案拥有智能蓝牙射频、一个具有超低功耗模式的高性能32位 ARM?Cortex?-M0内核、可编程模拟模块，以及Cypress领先业界的CapSense?电容式触摸感应功能，可构成完整的系统。这些技术组合在一起，可为智能蓝牙产品提供无与伦比的系统价值、更长的电池寿命、可定制化的感应能力，以及漂亮直观的用户界面。 Cypress PSOC/PROC BLE产品通过PSoC Creator?图形化编程IDE来设计开发，Cypress将低功耗蓝牙的协议栈和配置文件简化为一个全新的免授权费、基于GUI的蓝牙BLE组件，在PSoC Creator?集成设计环境(IDE)中以一个可拖放到该组件到设计工程中，实现图形化的配置。当然Eclipse?和其他基于ARM的工具的用户也可以用PSoC Creator对其低功耗蓝牙方案进行定制化设计，然后将该设计导出到惯用的IDE中。 Cypress总裁兼CEO T.J. Rodgers指出：“Cypress全新的低功耗蓝牙解决方案具有坚实的基础：我们基于ARM的可编程控制器功能强大，出货量已超过1亿片，同时我们还拥有低功耗无线连接技术方面的专长，以及我们市场领先的电容式触摸感应技术。Cypress的BLE解决方案具有空前的集成度和设计便利性，可以立即应用于物联网、可穿戴电子设备和其他智能蓝牙应用等快速成长的市场。” PSoC 4 BLE系在高灵活性的PSoC 4架构中添加了智能蓝牙射频，同时具有用于传感器接口的集成可编程模拟前端和用于数字逻辑及控制功能的可编程数字外设。这一组合使得物联网应用的设计大大简化，成为引人注目的定制化单芯片解决方案。为了进一步加快产品上市进度，PSoC 4 BLE和PRoC BLE还提供一个片上Balun，可简化天线设计，同时减小电路板尺寸并降低系统成本。 Cypress低功耗蓝牙解决方案还包含了可编程CapSense触摸感应模块，其内置的CypressSmartSense?自动调校算法可识别两指手势，并且完全不需要手动调校。Cypress是触摸感应领域的领先者，迄今已发运了超过10亿片CapSense触摸感应控制器，广泛运用在手机、笔记本电脑、消费电子产品、白色家电、汽车和其他系统中，替代了超过50亿个机械按键。 特点: 32 位 MCU 子系统 ■带有单周期乘法的 48 MHz ARM Cortex-M0 CPU ■包含读取加速器的闪存可达 128 KB ■SRAM 容量高达 16 KB BLE 无线和子系统 ■具有驱动 50 · 天线功能的 2.4 GHz RF 接收器 ■数字 PHY ■链路层引擎支持主设备模式和从设备模式 ■RF 输出功率范围： –18 dBm ~ +3 dBm ■RX 灵敏度： –92 dBm ■RX 电流： 18.7 mA ■在 0 dBm 时， TX 电流为 16.5 mA ■RSSI： 1 dB 分辨率 可编程的模拟模块 ■四个运算放大器包括可重新配置的高驱动外部/高带宽内部驱动器、比较器模式和 ADC 输入缓存功能。能够在深度睡眠模式下运行。 ■12 位分辨率、 1 Msps 采样率的 SAR ADC 包括差分模式、 单端模式和具有信号求平均功能的通道序列发生器。 ■每个引脚上的两个电流 DAC （ IDAC）用于通用目的或电容式感应应用场合 ■在深度睡眠模式下操作的两个低功耗比较器可编程的数字模块 ■四个可编程的逻辑模块（又称通用数字模块 UDB），每个模块包含 8 个宏单元和数据路径 ■塞普拉斯提供了外设组件库、 用户定义的状态机以及Verilog 输入 电源管理 ■活动模式： 3 MHz 的闪存执行程序中，电流为 1.7mA ■深度睡眠模式：在 WCO 打开时，电流为 1.3 μA ■休眠模式：在 RAM 保留数据时，电流为 150 nA ■停止模式 （ Stop）： 60 nA 电容式感应 ■赛普拉斯的电容式 Sigma-Delta 触摸感应（ CSD）提供了一流的信噪比 （ SNR > 5:1 ）和耐水性 ■通过赛普拉斯提供的软件组件可以更容易地实现电容式感应设计 ■硬件智能调校算法 （ SmartSense?）段式 LCD 驱动 ■所有引脚上都支持 LCD 驱动 （ Com 或 Seg 驱动） ■能够在深度睡眠模式下运行，每个引脚拥有 4 位存储器 串行通信 ■两个运行独立且可重新配置的串行通信模块 （ SCB）包含可重新配置 I2C、 SPI 或 UART 功能 时序和脉冲宽度调制 ■四个 16 位定时器 / 计数器脉冲宽度调制器 （ TCPWM）模块 ■中心对齐模式、边缘模式和伪随机模式 ■基于比较器触发的停止 （ Kill）信号可用于电机驱动以及其它可靠性较高的数字逻辑应用多达 36 个可编程的 GPIO ■56 引脚 7 mm × 7 mm QFN 封装 ■3.51 mm × 3.91 mm 的 68 引脚球形焊盘 CSP 封装 ■任何 GPIO 引脚可用作 CapSense、 LCD、模拟或数 字引脚功能 ■两个过压容限（ Overvoltage-tolerant， OVT）引脚符合 I2C 接口规范；驱动模式、驱动强度和转换速率均是可编的PSoC Creator· 设计环境 ■集成开发环境 （ IDE）提供了原理图设计输入和编译 （包括模拟和数字自动布线） ■用于所有固定功能外设和可编程外设的 API |
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