高速AC耦合电容挨得很近，PCB串扰会不会很大……

高速先生成员--黄刚做过类似CPU服务器板PCB设计的朋友都知道，CPU与CPU之间会有很多很多对高速互连的走线，也就是很多圈内人称为Interlaken的走线。你说这一大把互联的高速信号对数多也就算了，关键是每一对都需要在外面串上交流（AC）耦合电容。当然，我们知道原理上来说是需要的（至于为什么，可以翻翻之前高速先生的文章哈，里面啥都有说！），但是实际操作起来都会让设计工程师非常的讨厌，需要有一片比较空的位置来把它们塞进去摆好，就像下面这样哈。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/4886afe4f06446aa914b95bccf8b8a66~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=mJ8%2BcWA7LPAQXei8EJ4tz8kSHaY%3D

见多识广的高速先生觉得上面的电容其实算摆的很宽松了，换言之就是设计工程师处理起来的难度已经不是很大了。再看看下图？这个距离是不是慢慢的让你们觉得恐惧了？https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/065cf61d6182484fbff80832c253663b~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=OQipyS%2Fp0UUVI%2BV9Zvq8iouV6Wk%3D

恐惧？恐惧啥呢，那当然是大家都会担心对与对之间的串扰啊，在满足物质生活之后（能塞到PCB板之后），肯定要慢慢开始注重精神生活了！鉴于有不少的粉丝，包括公司设计部的同事都来问过Chris这个问题：到底电容之间摆多近信号的串扰能够被接受啊？Chris不忍心每次都跟他们说“这要看你高速信号跑得速率来定”这句万能说辞，于是在项目忙到起飞的时候也偷个闲来建个模型验证下，给大家第一手的量化数据哈！https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/26098b7ae1a0417a9f1a465ef04dac10~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=mzUHYaf8XpnpaVPlR2SkHT8VZP8%3D

行吧，为了大家能有更直观的认识，加就加吧。Chris用目前比较通用的0402电容来建模验证。建立一个初始的3D模型就像下面这样哈：https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/db8e114814104894a294f0ef5f22324e~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=dCzLDmviB%2FdrQmcAjt6Mvq4%2Fx%2Fs%3D

也就是两对0402高速信号的AC耦合电容的模型，我们来研究不同距离下他们的串扰大小，这也就是为什么模型的右边要留那么多空间的原因咯。因为我们可以改变这两对电容之间的距离，来不断的进行扫描，看看不同距离下的串扰结果哈！动态的效果就像下面这样了，距离从远到近的变化情况。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/68c76589389440498380e277f5f62da2~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=nlDj6Lon3PnWHA4pofiHiVMsomM%3D

当然，一开始不可能完全挨在一起的嘛，能估计你也不敢吧，哈哈。所以我们最小从这个距离开始扫描，我们把这个距离当作0mil的初始值！估计这个距离应该是你们敢放的最近的距离了吧？这个时候的距离大概25mil，指的是焊盘到焊盘的gap大小。https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/f99339178e8c4c979de36d4896201ddd~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=Fx4gDay42vf3QrbkbmuEOdYqnX0%3D

今天文章最重要的一张图来了哈，那就是不同距离下的电容对间的串扰值，如下所示：https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/3fbea91126154a4db3aa7615c0f7e218~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=uO7ba6cPiDRGwgV2CF9ff%2BeNECw%3D

可以看到0mil就是代表这上图的那个初始的距离，在我们大家做得比较多的28Gbps高速信号这个情况下，基频在14GHz串扰大概33dB的样子，当然拉开到100mil那么远之后串扰直线下降到70dB这个非常非常理想的值了。当然Chris盲猜大多数的你们也真是没有那么多空间能把两对电容拉到100多mil的gap吧。那到底拉大到多少才合适呢？这个就看大家对裕量的安全感认知了，当然也看不同高速信号的裕量了。在28Gbps的高速信号中，Chris认为50dB是一个还不错的门槛。对应到上面的仿真结果，也就是橙色的那一条曲线，大概30mil，加上初始的25mil，也就是55mil的焊盘gap。也就是大概下面这个距离哈，大家可以通过模型上的距离来体会下！https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/31c91921cb414c0db69173a67f15fd15~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=iGPJZrk1g81qh%2F1up3bHwcd%2FJQ4%3D

无论如何到最后都需要来个总结是吧？当然单单一个模型肯定没法覆盖到所有的叠层，所有的板材类型的case，但是参考意义Chris认为还是比较够的，高速信号一般也用高速板材，这个case也是按照高速板材来仿真，各位粉丝不嫌弃的话，Chris认为都可以大胆的拿去参考参考！当然如果真的有喜欢挑刺的，或者是想要很确定自己做的这个板电容串扰多大的粉丝的话，Chris不说，大家也知道怎么来帮Chris回答他们了吧？https://p3-sign.toutiaoimg.com/tos-cn-i-6w9my0ksvp/c8acaa3ca5754c678568cdd4c1ce573f~tplv-tt-shrink:640:0.image?lk3s=06827d14&traceid=20250722164056A6B70FBD9736013035C6&x-expires=2147483647&x-signature=XJX4rz%2Ba5IBWNEB%2BsJcv4j2NrQE%3D

问题：Chris说了那么多，也让大家说说呗：大家设计的时候高速AC电容都是按照间距多远来放的啊？