verilog与VHDL和verilog HDL是一回事吗他们有何区别啊

zlstone1974 · 发表于 2011-1-1 20:33:39

最近想学习FPGA可是看到它的代码编辑语言有很多种，其中见到很多资料介绍的有verilog与VHDL和verilog HDL它们是一回事吗，有何区别啊

不要这么自恋 · 发表于 2011-1-3 09:33:52

有一点不一样，但实现目的一样，途径和方法不一样，感觉语法也不一样啊

xyj · 发表于 2011-1-7 09:55:01

就两种。语法不太一样。
VHDL语法严谨，verilog像C

ywbj · 发表于 2011-1-8 06:57:43

verilog是verilog HDL的简称，VHDL与verilog HDL是两种硬件编程语言。