高速总线设计指导书

发布时间：2019-9-11 10:25 发布者：鬼谷清泉

在网络通讯领域，ATM交换机、核心路由器、千兆以太网以及各种网关设备中，系统数据速率、时钟速率越来越高，同时相应处理器的工作频率也不断提高；数据、语音、图象的传输速度已经远远高于500Mbps，数百兆乃至数G的背板也日趋普遍。所有这些数字系统速度的提高必将意味着信号的上升、下降时间尽可能短，由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。高速问题的出现给硬件设计带来了更大的挑战，有许多在逻辑方面看来很正确的设计，如果在实际PCB设计中高速问题处理不当就会导致整个设计失败，这种情形在日益追求高速的网络通讯领域更加明显。“高速数字电路设计超越了简单的“1”与“0”的世界而进入模拟电路领域，避免传输线效应造成的系统故障是设计师们必须认真解决的问题。”专家预测，在未来的硬件电路设计开销方面，逻辑功能设计的开销将大为缩减，而与高速设计相关的开销将占总开销的80%甚至更多，因此高速设计的问题已经成了电子产品设计中的重中之重。高速问题已成为系统设计能否成功的重要因素之一。

因高速问题而产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序，系统时序余量的减少迫使我们关注影响数字波形时序和质量的各种现象。由于速度的提高而使时序变得苛刻的时候，无论事先你对系统原理理解得有多么透彻，任何忽略和简化都可能会给系统带来严重的后果。

我们目前在设计单板时，经常用到的高速总线有PCI、60X、MPX、SDRAM（包括DDR SDRAM）等，这些总线最低33M(PCI)，最高可达200M(DDR400)。随着需求的不断提高，高速芯片的不断应用，我们面临的可能会是更高速的总线设计。因此我们现在积累一些高速总线设计的知识和经验显得尤为重要。