FPGA在频率综合器中的应用设计与电路

发布时间：2010-12-18 18:44 发布者：designer

近年来，集成电路的蓬勃发展使数字电路的研究及应用出现了非常大的发展空间，FPGA功耗低、可靠性高、体积小、重量轻、价格低，具有用户可重复定义的逻辑功能即具有可重复编程的特点，因此，FPGA可使数字电路系统的设计非常灵活，并且大大缩短了系统研制的周期，缩小了数字电路系统的体积并减少了使用芯片的品种。FPGA已经普遍用于通信、雷达、导航、广播、电视、仪器、自动控制和计算机等领域。

FPGA设计流程和设计环境

图1表示FPGA的整个设计流程，从设计输入到器件编程这四个阶段可在MAX+PLUS II提供的环境完成。与图1对应，图2是MAX+PLUS II所提供的设计流程。

设计输入

MAX+PLUS II的输入可以有三种方式，即图形输入、文本输入和波形输入。图形输入即输入电路原理图，不仅可以使用MAX+PLUS II中丰富的图形器件库，而且可以使用几乎全部的标准EDA设计工具。如可识别标准EDIF网表文件、VHDL网表文件、OrCAD原理图以及Xilinx网表文件等，文本输入方式支持ALTERA公司的AHDL语言，同时兼容VHDL和Verlog HDL。波形输入最有特点，它允许设计者通过编辑输入波形，而由系统自动生成该功能模块。

此外，符号编辑器用于编辑用户自己的模块符号。通过底层编辑器可以观察实际器件的内部结构，并可以改变器件管脚分布，或者调整各模块在器件内部宏单元之间的分布、从而优化器件性能。

设计实现

设计实现意味着在所选的FPGA器件内部物理地实现所需逻辑，这个过程用MAX+PLUS II中的核心部分编译器(Compiler)完成，它主要依据设计输入文件自动生成用于器件编程，波形仿真及延时分析所需的数据文件，包括以下几个步骤：

①选择目标器件及设定编译环境参数，这一步由电路设计者自行设计，以下各步骤由系统自动执行。

②生成各个模块的二进制网表(.cnf)文件。

③连接所有CNF文件，建立数据库，用以描述整个设计。

④进行逻辑综合，计算所有布尔等式，并优化触发器设计等。

⑤将整个设计映射到相应的器件内。

⑥产生波形仿真文件及编程文件。

设计仿真

仿真器和时延分析器利用编译器产生的数据库文件自动完成逻辑功能仿真和延时特性仿真。在仿真文件中加载不同的激励信号，可以观察中间结果以及输出波形。必要时，可以返回设计阶段，修改设计输入，最终达到设计要求。

器件编程与测试

结果正确后，就可以进行器件编程，即通过编程器BYTEBLASTER电缆将设计下载到实际芯片中，最后测试芯片在系统的实际运行性能。

器件性能

器件框图

EPF10K10内部框图如图3。

器件资源

ALTERA公司推出的采用0.25μm CMOS ROM工艺规程的结构性能优良、高密度的FLEX10K系列器件产品，片内门数已经达到25万，其资源如表1。

器件速度

选用的EPF10K10已经满足频率综合器的要求，其速度等级如表2。

频率综合器的FPGA设计原理图

因为EPF10K10是RAM型器件，设计程序需固化在外部串行自举器件EPC2里，在上电时，PF10K10把设计程序从EPC2读入RAM并运行。频率综合器的FPGA设计原理图见图4。

频率综合器输出信号

频率综合器的核心FPGA控制着锁相环1、锁相环2和开关调制器，使频率综合器工作在不同的状态。

跳频模式

工作在跳频模式时，频率综合器输出信号有跳频同步、外同步、小同步以及大同步。

射频信号：

1路输出：1000-1504MHz，每步跳8MHz，一个周期共64步，后接开关，脉宽120nS，开断＞85dB，上升沿＜5nS，插损＜2.8dB；2路输出：900-1404MHz，每步跳8MHz，一个周期共64步。点频模式1、2工作在点频模式时，频率综合器输出信号有外同步、小同步和大同步。工作在点频模式时，频率综合器锁定在一个频率点上，点频模式1和点频模式2工作方式相同，只是脉冲重复周期不同。点频模式时，跳频同步不存在，但是外同步可调仍然需要，小同步脉宽变为500nS，脉冲重复频率为50kHz。

同步控制信号

大同步信号：周期为3.15mS的矩形脉冲，前后沿抖动＜8nS。

跳频同步信号：脉宽120nS，周期为25μS，前后沿抖动＜8nS。

小同步信号：脉宽120nS，周期为25μS相对于跳频同步脉冲延时10μS，前后沿抖动＜8nS。

外同步信号：与小同步信号相同，并且延时可调，作为脉冲放大器的时钟同步信号。

波形文件

在MAX+PLUS II软件开发平台上加以40MHz的激励信号，便可以验证设计正确与否，主要是通过波形文件来验证。波形文件见图5、图6。