等离子处理提高65nm逻辑器件可靠性

发布时间:2010年11月10日 14:11    发布者:eetech
关键词: 65nm , 等离子 , 可靠性 , 逻辑器件
SiN广泛地用于半导体技术中,使SiN成为重要电介质的主要特性是其漏电流低且击穿电压高。超大规模集成(ULSI)技术推进时,特征尺寸减少而芯片尺寸加大。互连线的阻容延迟在决定集成电路性能方面的作用越来越重要。Cu正在替代Al用于制造技术中的互连金属,主要是因为其体电阻率较低,应力和电子迁移性能优越。

双大马士革工艺中由具有嵌入铜线的低-k薄膜组成的多层互连结构已被确认为是下一代技术。但是,Cu双大马士革结构的一个重要问题是Cu和层间介质(ILD)界面的稳定性。有报道说Cu会在Si衬底和SiO2中迅速扩散。Si内的Cu杂质能在Si禁带带隙中产生一些深能级能态,它们会起再生-复合中心的作用,引起使器件性能变坏的漏电流。此外,层间介质内存在的移动铜离子会引起场阈值电压的改变,导致绝缘失效。因此,在Cu金属化系统中需要扩散阻挡层,以防止Cu扩散进入Si衬底和层间介质。等离子增强化学气相淀积(PECVD)薄SiN是扩散阻挡层的优秀候选者。

另一个问题是,Cu暴露在常用的低温(<200℃)加工环境时很容易氧化,这会使器件的性能和可靠性变差。SiN淀积前采用等离子预处理是减少Cu表面形成氧化铜的好方法。

本文研究了改善扩散阻挡层性质的SiN薄膜和Cu-SiN界面的体薄膜特性。发现NH3预处理对于减少铜表面的污染是最适宜的,得到了最好的电学性能。还依据Si-H键合结构、应力和薄膜稳定性系统地研究了SiN体薄膜性质。

实验

图1示出了Cu双大马士革薄膜堆叠。PECVD TEOS淀积在空白Si衬底上,形成Cu通孔。用PVD淀积TaN/Ta层,作为接触势垒。PVD Cu用来作为随后淀积电镀(ECP)Cu薄膜的籽晶层,然后进行化学机械抛光(CMP)去除ECP多余的Cu。接着在400℃时淀积SiN薄膜将Cu覆盖。最后,淀积TEOS作为SiN上面的钝化层。淀积薄膜和经后处理的薄膜折射率及厚度的测量是用热波分光椭圆仪5340c OPTI 探针和KLA-Tencor F5。FTIR频谱仪和 SIMS分析用来决定体薄膜和Cu/SiN界面的薄膜组分结构。FTIR室在每次测量之间用N2冲洗5分钟,以减少二氧化碳和水气的影响。





结果和讨论

SiN体薄膜结构效应

通过优化反应气体、功率和压力,在PECVD系统中淀积了二种SiN薄膜:A类是低H含量膜;B类是高H含量膜。线对线击穿电压(VBD)测试结果表明,薄膜内H%总含量不影响VBD;但是,Si-H键(SiH%)是影响VBD的主要因素。图2示出的VBD结果说明,良好的VBD性能主要是由于SiN阻挡层薄膜中Si-H键的数目减少。




等离子预处理作用

为了了解等离子处理对Cu/SiN界面的作用,在PECVD系统中于淀积SiN体薄膜前有和没有预处理情况下淀积SiN薄膜。通过用SIMS测量Cu和SiN界面污染,研究等离子预处理的作用。实验数据说明,淀积SiN体薄膜前用NH3处理可显著减少Cu和SiN界面处的O和C含量(图3)。增加预处理时间也可使O和C含量减少,见图4和图5,这表明NH3预处理是去除有机污染和减少到Cu的Cu-O的有效方法。












沉浸和预处理时间的影响

为了进一步了解NH3等离子预处理对器件电学性质的作用,作了一些实验研究沉浸(NH3和N2)和预处理(NH3)时间对VBD性能的影响。

实验结果显示,沉浸和预处理总时间增加时,击穿电压大大提高(图6),这可能是因为Cu/SiN界面的改善,与Cu/SiN界面上C和O含量的减少是一致的。




测试

基于上述研究结果,在65nm逻辑流水线上测试了得到的SiN阻挡层工艺。在Cu CMP和SiN扩散阻挡层淀积间的等待时间是保证65nm逻辑制造生产率的关键因素。执行的基线等待时间是2小时。在结构晶圆上作了不同的6组实验(见表1)。从这些实验得到的数据显示,用SiN工艺可得到可靠的优良VBD性能。





由于改善了的阻挡层和预处理工艺,Cu CMP和SiN扩散阻挡层淀积间的等待时间可从2小时增至8小时,提供了较大的制造灵活性。

结论

通过优化的SiN阻挡层工艺和Cu表面等离子预处理,成功地制备了高VBD SiN扩散阻挡层薄膜。VBD性能和可靠性的极大提高可归因于SiN体薄膜内Si-H键减少,以及SiN体薄膜淀积前用NH3预处理后Cu/SiN界面上C和O污染大大减少。
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