基于IBM GPM模型的DDR2接口信号完整性分析
发布时间：2010-10-11 11:56
发布者：eetech
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1. IBM GPM模型结构 随着ASIC技术和工艺突飞猛进的发展，65/45nm工艺已成为当前设计的主流，高频翻转，冲击电流求给ASIC后端版图设计，封装及系统设计带来了前所未有的挑战，信号完整性问题,以及往往被忽略的因芯片接口电路同时开关造成的同步开关噪声（SSN）,由于影响到其相临逻辑器件的稳定和时序变得越来越关键。在芯片设计阶段，需要对芯片的版图布局、芯片封装以及客户板级信息进行建模和联合仿真，才可以确保系统很好满足整个系统性能的要求，提高设计的成功率。因此如何在物理设计前提供相对精确的仿真模型成为一个关键问题。 IBM在设计大规模芯片的过程中采用基于Hspice 语言建立的GPM（Generic Package Model）模型指导设计中的前仿与设计后验证，它不仅包含封装供电网络和信号通路的模型，还包括芯片上的供电网络、IO以及与芯片局部的SRAM、RA等逻辑电路和片上滤波电容（DECAP）的布局，另外客户还可以加入实际的PCB负载模型与其连接组成完整的链路仿真模型。GPM模型的物理结构框图如图1所示。  图1 IBM GPM物理结构框图 其中，C4是用于连接芯片与封装的焊球，Package VDD Supply是封装上芯片内核供电网络，Package VDD2 Supply是封装上的IO供电网络，而Package GND Supply是封装上GND网络，On-Chip VDD Bus, On-Chip VDD2 Bus, On-Chip Ground Bus则是芯片上相应供电网络。对图1所示各个部分建模，可以方便地得到GPM模型的电路结构（如图2）。 IBM的芯片采用结构相对固定的电源网络，设计初期可以对于电源网络建模使用一套标准的RLC参数模型，并可以根据实际设计所采用的布局，对芯片和封装的电源网路RLC参数进行修正。对于不同的尺寸的芯片与封装设计，通过调节BGA与C4端相应的电源管脚比例可以实现在不改变基本模型结构的情况下，调整接入仿真模型RLC网络的比例近而接近实际设计。对于板级负载，GPM模型里也会提供标准接口。  图2 GPM模型电路结构 GPM模型具体由以下几个部分组成： 1）芯片内部电源和地的电阻网络； 2）芯片内部电源/地网络，和布线层所产生的寄生电容； 3）用来模拟时钟buffer、splitter、latches以及组合逻辑的反相器链路结构； 4）封装信号线、过孔、焊球模型； 5）封装电源/地平面、过孔、焊球模型； 6）连接在模型提取窗口内的器件电流模型 综合考虑仿真速度与精度，作为局部仿真模型在90nm工艺下，一般芯片上提取窗口大小为800umX1200um。模型一般包含若干I/Os，信号线为有损传输线模型，信号线之间存在互感和互容，过孔、焊球等不连续性结构也采用RLC参数模型。 2. GPM模型的提取 GPM模型是一种基于SPICE的模型，由于门级仿真运算量即使可以抽取整个芯片的spice模型也无法完成仿真，因此在对芯片建模时只截取局部的信息，称作GPM 窗口（如图3）。根据芯片布局的实际情况，GPM窗口内可能会包含不同类型和数量的存储器、IO、DECAP等器件，建模的时候会根据全局线性预分析（基于快速线形分析工具）结果选取噪声最大的窗口进行分析，其往往集中于IO及翻转的逻辑最多，而DECAP最少含有大动态功耗器件的区域。  图3 GPM窗口 对于一般的逻辑电路，GPM模型使用一串反相器来模拟其翻转情况，而对于SRAM或者RA等IP核的模拟，GPM模型使用了已经建好的简化电流波形模拟这些IP核的翻转，IO则使用了实际的SPICE模型进行仿真。 3. GPM仿真流程 GPM模型的建模和仿真具体实现过程如图4所示。  图4 GPM模型建模和仿真流程 芯片布局开始制定时，GPM的建模可以和物理设计同步进行，在IO的输出端加载客户负载模型进行SSN仿真，可以得出芯片上此切片电路的电气数据（电压，电流，抖动等）依此对电源去耦方案及布局进一步进行优化调整直到满足设计要求。一旦布局确定，原来建立的GPM模型就可以交给客户用实际的PCB负载模型替换默认的负载，并结合实际的应用环境对IO的信号质量、SSN和时序进行仿真，其结果可以帮助客户在早期对系统的设计进行优化，使问题尽量被发现并在早期将其解决。 4. GPM模型在DDR2设计中的应用 4.1 IO buffer设置： 实际应用不同，创建GPM模型的拓扑结构也不一样，不同的IO buffer模型将直接影响仿真的结果。本文使用IBM的BSSTL18DDR2（单端）和BSSTL18DDR2DIFF（差分）IO buffer构造DDR2接口电路。 这两种buffer都是双向的，VDD操作电压为1.1-1.3V, VDD180为1.65-1.95V,通常为1.8V。MCDHALF可以选择驱动能力，当MCDHALF为“0”时，驱动为“Full”；当MCDHALF为“1”时，驱动为“Half”；MCTT0和MCTT1用来配置ODT,其真值表如表1所示： 表1 ODT控制信号设置  4.2 拓扑结构： GPM模型能够精确地对芯片内部包括封装进行建模，也支持客户加入PCB上引入的实际负载信息，同时拓扑结构也很方便修改。图5中显示的就是DDR2在“读”操作和“写”操作时DQS（差分）和DQ(单端)的拓扑结构。  图5 GPM实际拓扑结构示意图 当然PCB实际负载可以是S参数模型，也可以是W-Element模型。在仿真过程中,需要考虑实际系统中的各种非连续效应,如阻抗匹配问题,源端终端反射,线间耦合等. 4.3 同步开关噪声（SSN）： GPM模型可以很好地支持对同步开关噪声（SSN）进行分析，从而确定芯片布局时所加入的去耦电容是否足够，最终的分析结果可以用来指导芯片的布局，通过增加去耦电容的数量，减少IO和逻辑的密度等方法来满足芯片电源噪声的要求，同时可以联合PCB负载仿真得到板级去耦策略。  图6 VDD电压波形 图6是用GPM模型仿真得到的芯片VDD的波形。波形中50ns到60ns之间的一个电压低谷代表了IO同时开始翻转的时刻，而叠加在整个波形中的纹波则体现了GPM窗口中除IO以外的其余逻辑电路翻转对VDD的影响。在设计中需要保证最低电压不低于电路所需的最低电压，一般需满足15%的纹波限制，根据不同的电压域和IO类型，也会有所不同。 4.4 时序分析： 这里重点介绍利用GPM模型分析DQ与DQS之间的时序关系。在时序分析中最重要的就是通过分析建立时间（setup time）和保持时间（hold time）的裕量（margin）来评估系统的信号质量和稳定性。通常以有效时序窗口（Timing Window）概念来计算，所谓有效时序窗口，是指数据信号从发送端传输到接收端时，建立时间和保持时间的总和（如图7），其取决于板级、封装设计以及接口电路模式的选择。  图7 有效时序窗口--Timing Window 其中，JEDEC标准里规定了Vih(ac/dc)和Vil(ac/dc),如表2所示。 表2 Vih/Vil的ac和dc值  通过配置不同读写模式，驱动能力和片上端接电阻对有效时序窗口大小的分析，我们可以得到关于时序最优的解决方案。表3是用GPM模型对这几种情况下分析的结果： 表3 各种情况下Timing Window  从表3可以看出，在“写”的情况下，驱动能力为“Half”,ODT为75ohm端接时，时序有效窗口最大，相应的建立时间和保持时间的裕量最大；在“读”的情况下，同是“Full”强驱动，打开ODT和关闭ODT也会有不同的效果，前者会更好。 5. 结论 1）本文通过实例介绍了基于GPM的DDR2 高速接口的设计和仿真，接口信号完整性与封装结构、芯片布局、IO类型、板级走线、驱动负载紧密相关，我们可以通过系统应用的实际需求进行设计和仿真。 2）由于GPM的建模对设计文件的依赖性较少，所以在进行芯片布局的同时就可以开始进行模型的建立和分析，对芯片的布局设计提供了很好的指导，并成为芯片电源噪声的签收标准之一。 3）GPM可以导入客户的PCB互联模型，用于对IO的时序和信号完整性进行分析。模型中包含了电源网络的信息，仿真得到的结果也包含了SSN的信息，更加接近实际的应用环境。可以用于能指导ASIC的设计团队完成IO的时序收敛，客户PCB的系统设计。 4）GPM模型中IO的模型采用IBM自行研发的IO buffer的SPICE模型，对各种高速接口（如DDR2）的建模与仿真，可以达到非常高的精度。同时，GPM 仿真可以在设计初期对芯片、封装和板级设计提供指导，从而极大的减少整个系统设计和验证的周期。 |
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