混合集成电路的电磁兼容设计
发布时间：2010-8-16 15:51
发布者：lavida
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1 引言 混合集成电路（Hybrid Integrated Circuit）是由半导体集成工艺与厚（薄）膜工艺结合而制成的集成电路。混合集成电路是在基片上用成膜方法制作厚膜或薄膜元件及其互连线，并在同一基片上将分立的半导体芯片、单片集成电路或微型元件混合组装，再外加封装而成。具有组装密度大、可靠性高、电性能好等特点。 随着电路板尺寸变小、布线密度加大以及工作频率的不断提高，电路中的电磁干扰现象也越来越突出，电磁兼容问题也就成为一个电子系统能否正常工作的关键。电路板的电磁兼容设计成为系统设计的关键。 2 电磁兼容原理 电磁兼容是指电子设备和电源在一定的电磁干扰环境下正常可靠工作的能力，同时也是电子设备和电源限制自身产生电磁干扰和避免干扰周围其它电子设备的能力。 任何一个电磁干扰的发生必须具备三个基本条件:首先要具备干扰源,也就是产生有害电磁场的装置或设备;其次是要具有传播干扰的途径,通常认为有两种方式:传导耦合方式和辐射耦合方式,第三是要有易受干扰的敏感设备。因此,解决电磁兼容性问题应针对电磁干扰的三要素,逐一进行解决:减小干扰发生元件的干扰强度；切断干扰的传播途径；降低系统对干扰的敏感程度。 混合集成电路设计中存在的电磁干扰有: 传导干扰、串音干扰以及辐射干扰。在解决EMI问题时，首先应确定发射源的耦合途径是传导的、辐射的，还是串音。如果一个高幅度的瞬变电流或快速上升的电压出现在靠近载有信号的导体附近，电磁干扰的问题主要是串音。如果干扰源和敏感器件之间有完整的电路连接，则是传导干扰。而在两根传输高频信号的平行导线之间则会产生辐射干扰。 3 电磁兼容设计 在混合集成电路电磁兼容性设计时首先要做功能性检验，在方案已确定的电路中检验电磁兼容性指标能否满足要求，若不满足就要修改参数来达到指标，如发射功率、工作频率、重新选择器件等。其次是做防护性设计，包括滤波、屏蔽、接地与搭接设计等。第三是做布局的调整性设计，包括总体布局的检验，元器件及导线的布局检验等。通常，电路的电磁兼容性设计包括：工艺和部件的选择、电路布局及导线的布设等。 3.1工艺和部件的选取 混合集成电路有三种制造工艺可供选择，单层薄膜、多层厚膜和多层共烧厚膜。薄膜工艺能够生产高密度混合电路所需的小尺寸、低功率和高电流密度的元器件，具有高质量、稳定、可靠和灵活的特点，适合于高速高频和高封装密度的电路中。但只能做单层布线且成本较高。多层厚膜工艺能够以较低的成本制造多层互连电路，从电磁兼容的角度来说，多层布线可以减小线路板的电磁辐射并提高线路板的抗干扰能力。因为可以设置专门的电源层和地层，使信号与地线之间的距离仅为层间距离。这样，板上所有信号的回路面积就可以降至最小，从而有效减小差模辐射。 其中多层共烧厚膜工艺具有更多的优点，是目前无源集成的主流技术。它可以实现更多层的布线，易于内埋元器件，提高组装密度，具有良好的高频特性和高速传输特性。此外，与薄膜技术具有良好的兼容性，二者结合可实现更高组装密度和更好性能的混合多层电路。 混合电路中的有源器件一般选用裸芯片，没有裸芯片时可选用相应的封装好的芯片，为得到最好的EMC特性，尽量选用表贴式芯片。选择芯片时在满足产品技术指标的前提下，尽量选用低速时钟。在HC能用时绝不使用AC，CMOS4000能行就不用HC。电容应具有低的等效串联电阻，这样可以避免对信号造成大的衰减。 混合电路的封装可采用可伐金属的底座和壳盖，平行缝焊，具有很好的屏蔽作用。 3.2电路的布局 在进行混合微电路的布局划分时，首先要考虑三个主要因素：输入/输出引脚的个数，器件密度和功耗。一个实用的规则是片状元件所占面积为基片的20% ，每平方英寸耗散功率不大于2W。 在器件布置方面，原则上应将相互有关的器件尽量靠近，将数字电路、模拟电路及电源电路分别放置，将高频电路与低频电路分开。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路。对时钟电路和高频电路等主要干扰和辐射源应单独安排，远离敏感电路。输入输出芯片要位于接近混合电路封装的I/O出口处。 高频元器件尽可能缩短连线，以减少分布参数和相互间的电磁干扰，易受干扰元器件不能相互离得太近，输入输出尽量远离。震荡器尽可能靠近使用时钟芯片的位置，并远离信号接口和低电平信号芯片。元器件要与基片的一边平行或垂直，尽可能使元器件平行排列，这样不仅会减小元器件之间的分布参数，也符合混合电路的制造工艺，易于生产。 |
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