HyperLink 编程和性能考量
发布时间：2014-1-13 15:48
发布者：eechina
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作者：冯华亮/Brighton Feng---Communication Infrastructure，TI公司 摘要 HyperLink 为两个 KeyStone 架构 DSP 之间提供了一种高速，低延迟，引脚数量少的通信接口。HyperLink 的用户手册已经详细的对其进行了描述。本文主要是为 HyperLink 的编程提供了一些额外的补充信息。 同时本文还讨论了 HyperLink 的性能，提供了在各种操作条件下的性能测试数据。对影响HyperLink 性能的一些参数进行了讨论。 文章的最后附上对应本文的应用代码。 1、HyperLink 介绍 HyperLink 为两片 DSP 之间提供一种高速、低延迟，引脚数少的通信连接接口。 HyperLink 的设计速度最高速率支持 12.5Gbps，目前在大部分的 KeyStone DSPs 上, 由于受限于 SerDes 和板级布线，速度接近为 10Gbps 。HyperLink 是 TI 专有的外设接口。相对于用于高速 Serdes 接口的传统的 8b10b 编码方式，HyperLink 减少了编码冗余，编码方式等效于 8b9b。单片 DSP 为 HyperLink 提供 4 个 SerDes 通道，所以 10Gbps 的HyperLink 理论吞吐率为 10*4*(8/9)= 35.5Gbps= 4.44GB/s. HyperLink 使用了 PCIE 类似的内存映射机制，但它为多核 DSP 提供了一些更灵活的特性。本文将会使用几个范例来详细解释这一点。 本文还讨论了 HyperLink 的性能，提供了在各种操作条件下的性能测试数据。对影响HyperLink 性能的一些因素进行了讨论。 下载全文： 
HyperLink 编程和性能考量.pdf
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