CPLD有一个管脚不工作

xiaxuedehai323 · 发表于 2012-2-14 08:56:30

程序烧写成功后，CPLD的触发管脚一直处于高阻态，整个电路一上电就触发，想知道是CPLD的问题还是PCB 的问题。若是CPLD 的问题，那CPLD 是根据什么判断电路已经触发，然后执行程序的？

asyou · 发表于 2012-2-14 14:09:20

你的问题不清楚！触发是什么意思，是输入脚吗，如果是，那就是你电路的问题，你电路的初始态没做好！CPLD判断的依据就是高低电平，以及高低电平的变化，比如你的接口是3.3V TTL的，它就根据这个标准来判断电平！

xiaxuedehai323 · 发表于 2012-2-15 08:15:35

触发是外部输入，高电平有效。
我测过了，电路输入是低，并且就算去掉外部触发输入，CPLD依然以上电就触发。
回复2楼asyou：

asyou · 发表于 2012-2-15 10:06:52

你的逻辑功能是什么？你是高电平触发，有没有复位？是不是你的逻辑有错！比如说是时序逻辑搞成了组合逻辑！

xiaxuedehai323 · 发表于 2012-2-15 14:33:31

程序应该没有问题，一共六套电路，其他四套都能正常运行，剩下两套一上电就触发。
程序有专门的复位部分，并且复位也通过电容电阻实现了。
整个电路实现的是负延迟为128K，采样频率为50KHz，存储容量的4M的双通道采样。
回复4楼asyou：

asyou · 发表于 2012-2-16 14:07:26

那你更改一下你的触发条件，比如说在上电的时候加一个延迟再产生一个使能！

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