如何实现低噪声、抗混叠的ADC采样信号链设计

发布时间：2022-4-20 11:00 发布者：eechina

关键词： ADC , 信号链

来源：Digi-Key
作者：Kevin Chow

通过Σ-Δ 模数转换器来简化信号链有效地解决了采样问题，它们消除了对抗混叠滤波器和缓冲器的需求，并解决了信号链偏移误差和与其他组件相关的漂移问题。

在这篇文章中，我们将深入讨论如何在转换器的操作及线路设计上，能够使ADC模数转换器在有效采样的同时减少噪声和抗混叠的方法。

连续时间Σ-Δ (CTSD) 模数转换器

CTSD 模数转换器是一种Σ-Δ ADC架构，利用过采样和噪声整形等原理，但它能提供另一种实施采样操作的方法，可带来巨大的系统优势。

图1显示了离散时间Σ-Δ (DTSD) 架构和CTSD架构的比较。正如我们在DTSD架构中看到的那样，在循环之前对输入进行采样。环路滤波器H(z) 在时间上是离散的，并使用开关电容积分器实现。反馈DAC也是基于开关电容的。由于输入端存在采样，这将导致fS 产生混叠问题，因此在采样之前，需要在输入上附加一个抗混叠滤波器。

图1 ：离散时间和连续时间模块化框图 (图片来源: ADI)

CTSD在输入端没有配置采样器，而是在环路内的量化器上进行采样。环路滤波器使用连续时间积分器实现了时间连续性，反馈DAC也是如此。与量化噪声受到整形相似，由于采样引起的混叠也被整形，这样就产生了几乎不采样的ADC，从而形成了自己的一类。与DTSD不同，CTSD的采样频率是固定的，而DTSD可以很容易地调整调制器的采样频率。同样，与开关电容器等效物相比，CTSD ADC对抖动的容忍度更低。现成的晶体或CMOS 振荡器为本地ADC提供低抖动时钟，从而有助于避免在隔离状态下传输低抖动时钟并降低EMC。

CTSD的两个主要优点是固有的混叠抑制以及信号和参考的阻性输入。

固有的抗混叠

把量化器放在循环内可形成稳固的混叠抑制。如图2所示，输入信号在被采样之前先经过环路滤波器，这使在量化器处产量的折返（混叠）误差也可以经过该滤波器去除。信号和混叠误差将面对与Σ-Δ环路有相同的噪声传递函数，并且在Σ-Δ架构中进行与量化噪声相似的噪声整形。因此，CTSD环路的频率响应自然会抑制采样频率整数倍的输入信号，好像一个抗混叠滤波器的功能。

图2 CTSD调制器的频率响应 (图片来源: ADI)

阻性输入

与采样保持配置比例，在信号和基准输入上使有阻性输入更容易被驱动。使用恒定阻性输入，不会产生反冲，更可以完全不需使用驱动器，如图3所示。由于输入阻抗恒定不变，因此也消除了因增益误差而导致的系统需要重新转换的故考虑。

图3 ：CTSD的输入设置（图片来源：ADI）

即使ADC具有单极电源，模拟输入也可能是双极性的。这样便不需要从双极性前端到ADC的转换转换需要。基准负载也是电阻性的，可以减少开关反冲，因此不需要单独的基准电压系数。低通滤波器的电阻器可以在片上完成，制动可以与片上电阻性负载一起跟踪（因为它们的材料相同），以减少增益误差温度漂移。

CTSD体系结构并不是新事物，但工业和仪器市场的大趋势要求在更高的宽度下具有直流和交流精度性能。此类，客户更喜欢能够满足大多数解决方案的单一平台设计，从而减少了产品上市时间。时致今天，由于具有多种其他类型ADC的众多优势，CTSD架构已成为从高性能音频到蜂窝手机RF前端的广泛应用中选择。但也可能可能更重要的是，因为使用CTSD解决了很多重要的系统级问题。

市场中已经有这样的解决方案，如ADI的AD7134就是基于CTSD的高精度直流至40kHz带宽ADC，简化信号链设计，可以通过降低通常由模拟前端电路的噪声，误差，不匹配和失真，来提高系统级性能，也不会降低精密仪表应用的性能参数要求。

图4 ：AD7134典型连接图

工程师开发的好帮手

通过参数筛选决定需要的模数转换器后，工程师们都希望能够尽快了解该转换器的性能及懂得如何操作，进而在极短的时间将设计产品推出市场，这或许是工程师们每天工作的写照。为了达到这个目标，特别是一些刚向市场推出的新型号芯片，选料时可以尝试留意对应的评估板或开发套件，利用评估板提供的电路原理图和相关开发例程作参考开发之用。

如上一篇描述搜索引擎输入关键字「ADC」或「模数转换器」，看到「数据采集 - 模数转换器（ADC）」，下一项便是「评估板 - 模数转换器（ADC）」。