一个管脚约束的问题

bluedog · 发表于 2011-10-5 20:44:31

各位大侠好，我用一款比较老的CPLD（lattice isp1032）做一组时序逻辑，在功能仿真时都通过了一点问题没有，但是在加了管脚约束进行时序仿真时发现时序根本不对，请问从哪里入手查找问题原因呢？

另外，有没有比较好的介绍逻辑设计思想方法的书籍，麻烦推荐下。

O(∩_∩)O谢谢

huangwenchen · 发表于 2011-10-9 02:11:14

不懂

penpen · 发表于 2011-10-13 20:27:59

学习！！！

woniuyoudi · 发表于 2011-10-14 15:28:40

不懂啊

woniuyoudi · 发表于 2011-10-14 15:29:21

zhulinxy123 · 发表于 2011-11-2 14:09:08

你问题我也遇到过，只是用的芯片不同，建议你查看出错的输出，检查其输入。还有以后别用LATTICE了，我用了三年，终于受不了LATTICE，改用XILINX了

kljun007 · 发表于 2011-11-8 16:41:13

呵呵，我今儿也遇到了同样的问题，还没解决了。

asyou · 发表于 2011-11-16 15:22:08

先直接跑起来，看有没有问题，有问题再改！

我与阿Q同乡 · 发表于 2011-11-22 16:18:43

用示波器看你的输出，是否正确

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