ISE11中DCM的使用

kswork

DCM作为ISE中的数字时钟管理（digital clock management）IP core，能够提供准确的多频率时钟：

1.新建IP core类型source，选择FPGA Features and Design->Clocking->Spartan-3E,Spartan-3A->Single DCM_SP
  
说明：这里器件的选择类型根据具体情况而定
         
For Virtex?-II, Virtex-II Pro and Spartan?-3/3L devices, a DCM primitive will be used.

For Spartan-3E/3A devices, a DCM_SP primitive will be used.

选择完成后，出现如下设置窗口：

这里就一些不很清楚的引脚进行说明：

CLKIN:
输入时钟
CLKFB:
反馈时钟，主要是用于补偿延时‘输出；分内部反馈和外部反馈
RST:
复位信号

PSEN:
phase shift enabled，移相使能
PSINCDEC:
移相增减
PSCLK:
移相时钟

CLK0~CLK270:分别为对输入移相0~270°输出
CLKDV:
分频输出，分配系数下面可以设置
CLK2X/180:
2倍频/反相输出
CLKFX/180:
频率合成/反相输出，即分数M/N倍输入的时钟输出，M,N设置在NEXT步骤里会有提到

STATUS:
8位输出总线，[2:0]有效，[7:3]悬空。STATUS[0] indicates the overflow of the phase shift numerator and that                   the absolute delay range of the phase shift delay line is exceeded. STATUS[1] indicates the loss of the input                 clock, CLKIN, to the DCM. STATUS[2] indicates that CLKFX has stopped.
PSDONE:
移相结束标识
另外：在下面Advanced选项里有个Devide input clock by 2,意思是将输入时钟2分频后再作为输入时钟，即prescaler

注意：DLL_FREQUENCY_MODE and DFS_FREQUENCY_MODE属性默认为LOW,并且在Spartan-3E和3A器件中无法更改其属性。在其它器件中，设置该属性为高，DCM只有CLK0,CLK180,CLKDV和LOCKED有效