Synopsys数字和模拟定制设计平台通过TSMC 5nm工艺技术认证
发布时间：2018-5-25 10:22
发布者：eechina
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Synopsys近日宣布， Synopsys 设计平台获得TSMC最新版且最先进的5nm工艺技术认证，可用于客户先期设计。通过与TSMC的早期密切协作，IC Compiler II 的布局及布线解决方案采用下一代布局和合法化技术，最大限度地提高可布线性和总体设计利用率。借助重要的设计技术协同优化工作，通过使用PrimeTime Signoff和StarRC提取技术实现ECO闭合，IC Compiler II 实现了对高度紧凑的单元库的支持。对于TSMC 5nm极紫外光刻（EUV）技术来说，通过部署非缺省规则处理和布线层优化的通用技术，最大限度地提高了寄生优化的新机会，从而创建出高度收敛的RTL-to-GDSII实现方案。 PrimeTime时序分析和Signoff认证解决方案中的先进技术，已扩展到整个数字实现平台，以实现面向TSMC 5nm工艺节点的快速增长市场的差异化设计。PrimeTime中的参数化片上偏差 (POCV) 分析得到了加强，可精确获取由于工艺缩放和低电压运行而导致的非线性变化，而这些手段过去常用于实现上述目标应用的能源效率。 TSMC 5nm认证还包括IC Validator物理验证Signoff，支持DRC、LVS和金属填充。TSMC发布设计规则的同时也发布运行集。TSMC和 Synopsys 之间的深度技术合作可实现先进的工艺特性，如新的多网格填充优化和LVS双层次抽取。 为了加速可靠的模拟定制和数模混合信号设计, HSPICE仿真器以及 CustomSim和 FineSim FastSPICE 仿真器也都进行了优化，可支持TSMC 5nm FinFET工艺。该解决方案结合CustomSim先进的IR/EM 可靠性分析能力，加快了AMS验证，以支持可靠的AMS设计。 TSMC设计基础架构营销事业部资深处长Suk Lee表示: “我们与Synopsys在5nm工艺的合作可以为客户在设计过程中带来更高性能和更低功耗。为帮助客户在5nm工艺技术的支持下实现目标PPA，TSMC和Synopsys一直在广泛的设计风格上展开合作，以推动并让设计性能实现最大化。” Synopsys设计事业群营销和业务开发副总裁Michael Jackson表示：“考虑到5nm工艺技术在规则和进步方面的复杂性，我们必须进一步提早开始与TSMC的合作周期。此外，我们还必须提早开始与早期5nm技术采用者的接触。新工艺节点正在以前所未有的速度引入，我们与TSMC的合作确保了企业设计人员能够在新节点上满怀信心地设计，同时最大限度地提高他们的投资回报。” TSMC可提供Synopsys Design Platform技术文件、库和寄生参数，以便在5nm技术工艺中进行先期设计。获得TSMC 5nm FinFET工艺认证的 Synopsys Design Platform的主要产品和特点包括: • IC Compiler II 布局和布线: 全自动、全着色布线及抽取支持，下一代布局和合法化技术以减少单元占板面积缩小，实现高设计利用率的高级合法化和引脚访问建模，以及实现通孔柱技术的流量部署，最大限度提高性能和器件产量； • PrimeTime Signoff时间：低电压的高级建模； • StarRC Signoff提取：FinFET 器件扩展的高级建模； • IC Validator物理验证Signoff: 同时开发DRC、LVS和填充运行集，TSMC发布设计规则的同时也发布DRC 运行集； • HSPICE，CustomSim和FineSim仿真解决方案: 采用Monte Carlo功能支持的FinFET 器件建模；提供精确电路仿真结果，可实现模拟、逻辑、高频和SRAM设计； • Custom Compiler自定义设计：支持TSMC 5nm新版图设计规则； • NanoTime自定义时序分析：基于高级转换的POCV变量分析和增强信号完整性分析，优化嵌入式SRAM和自定义宏的入侵处理； • ESP 自定义功能验证: 用于 SRAM、宏和库单元设计的晶体管级形式化等价性验证； • CustomSim可靠性分析：用于高级 EM规则支持的精确动态晶体管级 IR/EM 分析。 |
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