FPGA的多CLock设计

demo_fpga · 发表于 2010-10-5 13:18:57

HI

那位有这方面的经验？

谢谢

chifengyun · 发表于 2010-10-6 13:58:16

可以先看看相关芯片的文档

sagetom · 发表于 2010-10-25 15:22:48

说白了，就是通过主晶振能后分频即可。

rfxie · 发表于 2010-10-29 16:16:35

最好使用全局时钟

onekiss715 · 发表于 2010-11-3 15:13:44

shi zhong shi neng or use fpga nei de pll(dll)

jc443 · 发表于 2010-11-6 07:27:17

分別對clk下constraint, 就可以了

zzm天龙 · 发表于 2010-11-7 12:28:51

学习

mahanyu101 · 发表于 2010-11-7 22:30:43

FPGA内部Pll

higoogle · 发表于 2010-11-21 13:15:12

使用全局时钟网络配合PLL使用

penpen · 发表于 2011-10-13 20:23:53

学习！！

lelee007 · 发表于 2011-10-14 14:55:11

最好用PLL或者DCM产生分频时钟，不要用寄存器产生时钟

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