S3C44B0X应用设计 - 存储器组设计
发布时间：2010-9-13 13:46
发布者：techshare
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存储器组设计和控制 S3C44B0X 有6组ROM/SRAM(ROM0 组为Boot ROM)和2组ROM/SRAM/FP/EDO/SDRAM.S3C44B0X 中的系统管理能够通过S/W 控制每组的访问时间、数据总线宽度，ROM/SRAM 组的访问时间和 FP / EDO / SDRAM 组被系统管理寄存器中的BANKCON0-7和BANKCON6-7控制。组6-7的类型需要相同。（例如ROM&ROM，SDRAM&SDRAM）每组ROM/SRAM/DRAM的数据宽度受BWSCON 控制寄存器控制。 ROM 组0用于Boot ROM 组，因此组0受H/W控制，OM[1:0]用于这个目的的。 当系统复位时，通过专用的命令，LDMIA和STMIA 对 BWSCON,BANKCON0-7,BANKSIZE, MRSRB6/7实施控制。例如下面代码用来配置特殊功能寄存器。特殊功能寄存器配置代码：  ROM/SRAM组的设计 ROM/SRAM 组1-7，可以有着不同的数据总线宽度，总线宽度是受 S/W 控制的，一个 ROM/SRAM 组1-7 的设计样例如图 4-6，图 4-7，图 4-8 和图 4-9 所示。  图 4-6.单字节 EEPROM/SRAM Banks 设计  图 4-7.半字 EEPROM/SRAM 组设计  图 4-8.用半字 SRAM 设计的半字 SRAM 组  图 4-9.字 EEPROM/SRAM 组设计 S3C44B0X的EDO DRAM组的设计 DRAM组6-7，可以有着不同的数据总线宽度，并且数据总线宽度由S/W，一个BWSCON 特殊功能寄存器组控制的。DRAM 组 6-7 的一个设计样例如图 4-10 和 4-11 所示。  图 4-10.半字 EDO/Normal DRAM 组设计  图 4-11.字 EDO/Normal DRAM 组 S3C44B0X的SDRAM 组的设计 S3C44B0X 同步 DRAM 接口特性如下：(1)SDRAM 的最大行地址：10 位；(2)CAS 延迟：2/3 周期。  表 4-3.SDRAM 组地址配置 SDRAM需要的接口引脚是：CKE,SCLK,nSCS[1:0],nSCAS,nSRAS,DQM[3:0],ADDR[12]/AP.。 SDRAM的设计样例如图 4-12，图 4-13 所示。  图 4-12.半字元件设计半字 SDRAM  图 4-13.用半字元件设计字 SDRAM |
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