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[提问] 关于VHDL语言中可忽略类型'-'仿真问题

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重装大米
发表于 2013-11-10 12:39:49 | 显示全部楼层 |阅读模式
贸泽电子有奖问答视频，回答正确发放10元微信红包
关键词： VHDL , 仿真 , 可忽略类型

在VHDL中的CASE语句中写了：

when''000--''=>q<=''11111110''这样的语句，在Quista或者Active-HDL中都不能够正确仿真，无法正确进入这个条件，请问如何解决？

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xaycq
发表于 2015-4-7 04:21:39 | 显示全部楼层
怎么修改签名？
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