大家好，本人一所211学校微电子专业大三学生，开学大四就要找工作了，想从事FPGA方面工作，趁这两三个月想好好准备下。我本科成绩还过得去，基本班级前10，但没什么项目经验……自己上网查了一 ...
我想用fftip核写频谱仪，想知道ip核中不同长度的浮点数据的存储结构，比如说18位浮点数据哪几位是符号位，哪几位是指数为，哪几位是小数位，有什么规律可循么？
三段式状态机 ，一般是怎么分的。
always @（posedge clk or negedge rst）
if (!rst)
sate
2012年07月26日 23:21
在用verilog写三段式代码时，其中一个组合逻辑短路用来控制状态机的输出。每个状态都要对输出信号赋值，是为了防止生成锁存器。如果我已经在每个状态中，都把输出信号赋值了，那这些信号是不是 ...
2012年07月26日 23:12
在写RTL代码时，要尽量避免锁存器吗？做芯片和FPGA有区别吗？
有人说做ASIC的话，可以多用锁存器。如果是用FPGA的话，尽量避免锁存器。对吗？为什么啊？
2012年07月26日 22:53
怎么在datasheet中没有搜索到。
2012年07月22日 18:37
always @(posedge clk or negedge RSTn)
begin
....
if(counter
2012年07月19日 21:57
我在编写FFT内核的时候在大循环里总是出现下面的错误
Error (10119): Verilog HDL Loop Statement error at Test.v(72): loop with non-constant loop condition must terminate within 250 it ...
编译的时候出现
Error: Node "CLK" of type Register cell has no legal location
Error: Can't fit design in device
这两个错误...我用的开发板芯片是EP2C8Q208C...产生这两个错误的原因是 ...
初学CPLD，编个接收1553B数据的小程序。前面综合，翻译都通过了，就是到映射过不去，编译的结果总是报同样的错误，如下：Mapping a total of 236 equation into 16 function blocks
Error:CPLD ...
2012年07月12日 22:31
选择Tools/Pramgrammer进入器件配置对话框后选择Hardware setup, currently selected hardware: ByteBlaster II[LPTI] 然后单击Add Hardware 出现的对话框显示的信息是:
Hardware tye :Eth ...
2012年07月04日 15:42
JTAG接口的4脚VCC到底是该接几伏呢?下载程序时下不进去,出现错误:can't access JTAG chain,接线这些都没错,就是VCC我加的是5V
2012年06月29日 15:03
