3D IC和系统设计

发布时间:2012-6-25 09:26    发布者:eechina
关键词: 3D IC , 系统设计
Altera公司总编辑Ron Wilson

月初在加州蒙特雷举办的电子设计工艺研讨会(EDPS)上,大会专门安排一天的时间来讨论设计3D IC所遇到的挑战。正如大会名称所揭示的,研讨的重点是芯片设计人员遇到的问题,深入探讨了3D IC什么时候有可能成为实际可行的解决方案,对系统设计领域究竟能产生什么影响。

对于系统而言,在一个封装中含有多个管芯能够带来很多优势。最明显的是外形布局:您减小了芯片所需要的电路板面积,减少了芯片之间的互联走线。而这些优势还仅仅是开始,使用层叠封装(PoP)技术的智能电话设计人员早已体会到了这些优势。

发言人强调说,3D的主要优势源自能够极大的减小管芯之间互联阻抗。Cadence Design公司产品市场主任Marc Greenberg评论说,3D IC将要采用的直通圆晶穿孔(TSV)技术能够实现“与PoP技术实现相比,电容低6倍,而互联短200倍。”这与PoP相对于分立IC的改进相类似。

这些不同直接转换为三类优势:管芯之间能够使用更宽的链接——高达数千个引脚,更短的互联延时,以及大幅度降低互联能耗

Greenberg说:“在逻辑存储器应用中,我们希望与PoP相比功耗能够降低4倍。而Xilinx公司在通过硅片基底连接FPGA管芯的应用中,宣称,与电路板上的分立FPGA封装相比,每瓦带宽提高了100倍。如此巨大的差异能够彻底改变系统规划人员在分区技术上的决定。”

为进一步说明这一概念,Greenberg提到了由欧洲研究组织CEA-LETI、ST-Ericsson和Cadence 联合开发的Wioming测试装配(图1 )。这一堆叠采用了Wide-I/O DRAM总线标准和专用3D芯片网络互联体系结构。

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图1.Wioming测试芯片验证了使用TSV来同时实现Wide-I/O DRAM和专用系统总线


EDPS发言人提醒说,3D IC除了这些优势,实际上还有很明显的问题。Qualcomm公司总监Riko Radojcic报告说:“两年前我们一直担心的制造问题现在已经很好的解决了。我们现在面临的问题包括,可靠性、标准和产量。对于这些问题,系统规划人员可能要求系统设计团队在体系结构和实施上做出采用3D IC技术的关键决定,并应用到芯片设计的早期阶段中。

可靠性问题

发言人提出的很多可靠性问题都来自一个方面:与传统芯片相比,3D IC的时序、本地管芯温度、本地机械应变等因素之间的关系更加紧密。例如,电路工作会导致管芯堆叠中出现难以预期的、很强的本地高温,而且很难散热。温度的提高会增加电路延时,降低晶体管阈值电压,这些都会导致温度的进一步提高。同时,高温会导致堆叠中各层材料不均匀的热扩散,进一步改变了强应变工程晶体管的电特性,堆叠中对精细薄膜出现机械破坏的风险也增大了。

结果,在一定的温度、机械压力和使用模式下,在晶片测试中能够满足时序要求的管芯可能会出现软时序故障或者永久性的物理损伤。一名正在使用键盘的最终用户都有可能打坏3D IC。

我们可能对这类问题的理解还不够深入。封装专家PPM协会的顾问Phil Marcoux指出,“现在只有钨TSV产品。铜是人们打算要使用的材料,但是目前太昂贵了。我们必须要进一步提高互联密度,当我们转换到铜材料时,新问题出现了。”Marcoux认识到:“铜通孔会膨胀。它们需要很多的退火步骤和平坦化处理。”

为解决这一问题,芯片设计人员呼吁采用一类新工具——Radojcic称之为寻路工具(图2 )。这类工具实际上是快速低廉的多物理场解决方案,能够在进行平面布局之前较早的估算3D设计行为。Radojcic感叹道:“例如,我需要一款全局协同设计工具,能够链接系统使用模式、软件和组件数据,这样,我就可以管理用户产品的表面温度。”

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图2.寻路工具能够把各类数据汇集到一起,在3D IC设计流程的早期阶段预测设计行为。


这张图描述的还不是很全面。Altera IC设计经理Arif Rahman宣称:“从工具的角度看,我们还没有达到目的,特别是,对于全3D IC装配的早期估算和分析。即使在实施阶段,我们还是不得不使用现有的2D工具进行2.5D设计。我们无法实现对设计调试或者失败分析的可视化。”

努力提高产量

3D IC的产量直接影响成本以及提高系统产品的能力,因此,是系统供应商所面临的关键问题。而这也是3D IC的未知领域。传统的老专家说,您可以采用已知好管芯来装配3D堆叠,测试管芯间互联,那么所有问题都会解决。EDPS发言人并不同意这一观点。

一名发言人直言不讳的说:“我们所知道的是,我们不知道有已知好管芯。”即使是能够针对温度和电压范围,在所有已知故障模式下来全面测试每一管芯——这是相当不可能的壮举,但是,把管芯和内插器装配到3D结构中的不确定性也会打破我们这样做的信心。在3D器件中,管芯会面临全新的温度、电压、压力和信号完整性条件,可能会出现完全不同的新故障模式。

Mentor产品市场主任Steve Pateras解释说:“问题是,什么时候测试什么内容。我们知道,我们需要全面覆盖圆晶测试:更高的覆盖等级,更多的故障模式,更好的测试混合信号电路等。但是在圆晶测试中,这需要通过非接触测试来完成。”一些发言人对怎样获取足够信息这一问题进行了评论,特别是,没有成熟可靠的方法来直接探测与TSV相关的微焊盘。

全面的圆晶测试也不能解决测试3D装配的问题。Pateras和Cadence测试经理Bassillios Petrakis描述了测试装配技术,这一技术通常只能访问外部封装引脚。这一工艺涉及到多个阶段,包括,管芯间互联的完整性检查,然后是3D总线的功能/时序测试,以及对装配功能模块的全面测试。这类工艺完全依赖于自测试和重新使用管芯间链接来建立并控制测试。

角色转换

对于系统设计人员,设计、可靠性和产量问题有助于确定3D IC什么时候才能成为可行的选择,如图3所示。Mentor技术市场经理Dusan Petranovic认为,还需要三到四年的时间才能有成熟可靠的3D设计工具。而其他人则没有这么乐观,举出了鸡生蛋蛋生鸡的例子,EDA供应商在3D工艺技术可行之前不会致力于工具开发,没有可靠的工具流程,代工线也不会实现这一工艺的商用化。

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图3.对3D IC的EDA工具状态的评估指出了问题所在。



即使在三年时间内3D能够广泛应用于20-nm,或者早期的14‑nm工艺代,单管芯的可靠性和产量问题也要比现在严重得多。那时,系统设计人员不得不开始应对另一问题:设计责任和设计自由度从系统设计团队向IC设计团队的深刻转变。

需要对3D IC进行相对精确的早期分析表明,在3D时代,当前由系统设计人员完成的很多底层集成决定,将会在芯片设计早期完成。早期估算需要很好的理解功能模块、互联结构、软件,甚至是使用模型,直至近似时序等级。在芯片设计早期阶段,在这些方面几乎没有什么自由,系统设计人员如果要在应用软件上突出其产品优势,则需要具备一定的可配置能力。这种可配置能力可能来自灵活的任务管理、配置互联,或者FPGA架构等,在3D堆叠中设计实现。

更进一步的问题是,限制了系统设计人员的自由度。在出现明确的管芯间互联标准之前,3D IC要么完全采用由一家供应商提供的管芯,要么是多家芯片供应商前所未有合作的结果。无论哪种方式,都严重限制了系统设计人员将来自各方面的各种模块整合到一起的能力。

这些趋势都不是新出现的。从SoC的早期发展阶段开始,它们就逐步显现,那时,选择功能模块和总线的权力由电路板级开发人员转移到IC规划人员。而前所未有的集成度以及不同物理特性3D IC之间的链接,使得系统设计团队要么成为IC设计工艺全面的合作伙伴,要么只是扮演了一个增值经销商的角色。我们如何突出系统优势,供应链在这一环境下如何分配利润等等,都有待于观察。
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