FPGA迈入“All Programmable”时代

发布时间:2012-4-30 08:55    发布者:1770309616
关键词: 3D-IC , All-Programmable , Vivado
  历经四年的开发和一年的试用版本测试,赛灵思Xilinx)可编程颠覆之作Vivado设计套件终于震撼登场,并通过其早期试用计划开始向客户隆重推出。赛灵思公司全球高级副总裁,亚太区执行总裁汤立人(Vincent Tong)认为,以IP及系统为中心的Vivado设计套件将是“颠覆性”的,表明了赛灵思致力于在未来十年加速“All Programmable”器件设计生产力的坚定信念。
  一个令人兴奋的新时代
  赛灵思此番将“All Programmable”作为核心价值理念写进了公司的LOGO,那么,何为“All Programmable”?汤立人对此解释说,就28nm工艺而言,赛灵思开发出了许多类型的可编程技术,从逻辑和IO、软件可编程ARM处理系统、3D-IC、模拟混合信号(AMS)、系统到IC设计工具以及IP等。赛灵思将上述可编程技术进行不同组合,然后集成到“All Programmable”器件中,如目前发货的基于堆叠硅片互联技术(SSIT)的Virtex-7 2000T FPGA、Zynq-7000可扩展处理平台(EPP)、以及支持高级模拟混合信号(AMS)、高性能SERDES和PLL到可编程数据转换器资源的FPGA等。
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  图1:Vivado可将生产力提升至原来的4倍

  “All Programmable”器件,将使设计团队不仅能够为他们的设计编程定制逻辑,而且也可以基于ARM和赛灵思处理子系统、算法和I / O进行编程。总之,这是一个全面的、系统级的器件。汤立人说,“未来‘All Programmable’器件要比可编程逻辑设计更多,它们将是可编程的系统集成,投入的芯片越来越少,而集成的系统功能却越来越多。”
  他同时还表示,在利用“All Programmable”器件创建系统的时候,设计者所面临的是一套全新的集成和实现设计生产力的瓶颈问题。从集成的角度讲,包括集成算法C和寄存器传输级(RTL)的IP;混合了DSP嵌入式、连接和逻辑域;验证模块和“系统”,以及设计和IP的重用等。实现的瓶颈则包括芯片规划和分层;多领域和大量的物理优化;多元的“设计”与“时序”收敛;和后期的ECO和设计变更的连锁效应。正是为了解决集成和实现的瓶颈,使用户能够充分利用这些“All Programmable”器件的系统集成能力,赛灵思打造了全新Vivado设计套件。
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  图2:快速验证的以IP为中心的集成

  Vivado是什么?
  赛灵思方面称,Vivado设计套件包括高度集成的设计环境和新一代系统到IC级别的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC)等有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的Vivado工具将各类可编程技术结合在一起,可扩展实现多达1亿个等效ASIC门的设计。
  为了解决集成的瓶颈问题,Vivado IDE采用了用于快速综合和验证C语言算法IP的ESL设计、实现重用的标准算法和RTL IP封装技术、标准IP封装和各类系统构建块的系统集成、可将仿真速度提高3倍的模块和系统验证功能,以及可将性能提升百倍以上的硬件协同仿真功能。
  为了解决实现的瓶颈,Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3-15 倍,且为SystemVerilog提供业界领先支持的逻辑综合工具、速度提升了4倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外,增量式流程能让工程变更通知单(ECO)的任何修改只需对设计的一小部分进行重新实现就能快速处理,同时确保性能不受影响。最后,Vivado工具通过利用最新共享的可扩展数据模型,能够估算设计流程各个阶段的功耗、时序和占用面积,从而达到预先分析,进而优化自动化时钟门等集成功能。
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  图3:确定性设计收敛

  赛灵思方面始终强调说,开发 Vivado 设计套件的目的是为客户提供一种具有完整系统可编程功能的新型工具套件,该套件远远超越了赛灵思为时甚久的旗舰型ISE设计套件。为帮助客户顺利过渡到Vivado设计套件的使用,赛灵思将继续坚定地为采用7系列及更早期的赛灵思FPGA技术的客户提供ISE支持。今后Vivado设计套件将成为赛灵思的旗舰设计环境,支持所有7系列器件及赛灵思未来器件。
  汤立人预计,一旦客户启用Vivado设计套件,就会立即体会到其相对于ISE的优势。他说,“与同类竞争工具相比,Vivado设计套件的运行时间可缩短4倍,能够显著提升用户的设计生产力。同时该设计套件纯熟地运用了多种业界标准,诸如 System Verilog、SDC(Synopsys 设计约束)、C/C++/System C、ARM AMBA AXI-4互联、互动TCL(工具命令语言)脚本。Vivado 设计套件的其它突出优势包括为Vivado的众多报告和设计视图提供全面的交叉探测功能、预计将于2012年推出的高级图形化IP集成功能、首款得到FPGA厂商全面支持的商用高层次综合技术(C++到HDL综合)。
  Vivado设计套件2012.1版本现已作为早期试用计划的一部分推出,今夏早些时候将公开发布2012.2版本,今年晚些时候还将推出WebPACK。目前采用ISE设计套件版本的客户将免费获得最新Vivado设计套件版本和IDS。赛灵思承诺将继续为针对7系列及早期产品设计的客户提供ISE设计套件支持。
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