基于MCU内部Flash的在线仿真器设计方案

　　由于市场对MCU功能的要求总是不断变化和升级，MCU应用的领域也不断扩展，因此往往需要对最初的设计进行修改。Flash MCU与以往OTP/MASK MCU相比，最大的优点就在于可进行高达上万次的擦写操作，顺应了MCU功能不断修改的需求；另一方面，Flash MCU市场价格也在不断下降。实际上，Flash MCU工作时Flash的延时、读写时充等特性是非常，程序存储在MCU外部仿真板上的SRAM中，由额外的硬件逻辑来模拟Flash的这些特性是费时低效的；同时将Flash和MCU内嵌的其他类型存储器如SRAM、ROM等区分开来也是十分重要的。如果在程序的调试阶段就可以反映出这特性，有且于实现程序从仿真器到商用MCU芯片的无缝转移。
　　1 关于Flash MCU
　　Flash MCU的构成如图1所示，主要由CPU核、Flash IP及其控制模块、SRAM IP及基控制模块、WatchDog、PMU（Power Manage Unit，功耗管理单元）、I/O端口以及ISP在线编程接口等组成。不同功能的Flash MCU还包含一些各自独特的应用模块单元，如用于寻呼的Flash MCU所包含的解码模块。对于用来构成在线仿真器的Flash MCU还可能包括仿真接口单元。本文在讨论Flash MCU的在线仿真时，指的都是包含仿真接口的Flash MCU。
　　Flash存储器几乎拥有现今追求个性化的用户所需要的所有优点：掉电数据不丢失、快速的数据存取时间、电可擦除、容量大、在线（系统）可编程、价格低廉以及足够多的擦写次数的高可靠性等，已成为新一代嵌入式应用的首选存储器。与Flash MCU相比，MASK（掩膜）MCU尽管在大指生产时仍具备一定价格优势，但其升级不便的缺点，随着今后Flash成本的进步降低和MCU功能需求的逐渐增多，将表现得更为显着。
　　2 基于外部SRAM的MCU在线仿真器
　　SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM（Dynamic Random Access Memory）每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，且功耗较大。所以在主板上SRAM存储器要占用一部分面积。
　　一种是置于CPU与主存间的高速缓存，它有两种规格：一种是固定在主板上的高速缓存（Cache Memory ）；另一种是插在卡槽上的COAST（Cache ON A Stick）扩充用的高速缓存，另外在CMOS芯片1468l8的电路里，它的内部也有较小容量的128字节SRAM，存储我们所设置的配置数据。还有为了加速CPU内部数据的传送，自80486CPU起，在CPU的内部也设计有高速缓存，故在Pentium CPU就有所谓的L1 Cache（一级高速缓存）和L2Cache（二级高速缓存）的名词，一般L1 Cache是内建在CPU的内部，L2 Cache是设计在CPU的外部，但是Pentium Pro把L1和L2 Cache同时设计在CPU的内部，故Pentium Pro的体积较大。Pentium II又把L2 Cache移至CPU内核之外的黑盒子里。
　　MCU仿真器的一种常见做法是，将用户的待调试程序（以下简称用户程序）存储在MCU外部仿真板的SRAM（以下简称外部SRAM）中，在bond-out MCU的外部结构仿真监控硬件（以下简称外部仿真逻辑），当用户程序在仿真器中调试完成后，编程到商用MCU芯片中，应用到用户系统。在商用MCU中，这些仿真接口信号不会出现在芯片封装的管脚上。
　　在Flash MCU没有被广泛应用之前，仿真器设计公司通常将用户程序和监控程序都存储在外部SRAM中，这种做法基本上可以反映SRAM MCU真实的运行情况，对用户程序的调度效果影响不大。但是对于Flash MCU而言，则存在一定的问题。毕竞SRAM和Flash在工艺和读写时序上相去甚远，CPU运行存储在SRAM和Flash中的程序，情况是完全不同的。有可能出现程序存储的仿真器的外部SRAM中运行良好，但是编程到商用MCU中工作起来却不正常。随着Flash MCU在 MCU市场中的比重越来越大，这一问题显得越来越突出，有必要加以重视。
　　本文介绍的Flash MCU仿真器的设计方法，几乎不增加MCU的仿真接口信号和芯片设计的复杂程度，就可以接近程序在商用MCU中的运行情况，实现用户程序从仿真器到商用MCU的良好转移。
　　3 基于MCU内部Flash的在线仿真器的一种设计方法
　　图2是Flash MCU仿真器系统构成示意图，其中的虚线接口信号是MCU的仿真接口，通常包括仿真使能信号，bond-out MCU中的CPU的地址、数据、读/写和取指等信号，以及少数几个用于仿真的控制信号。仿真接口是Flash MCU与外部仿真逻辑之间的桥梁，使得外部仿真逻辑能够监控MCU的内部状态。
　　3.1 仿真器的工作原理
　　仿真器内部的P口等硬件资源和51系列单片机基本是完全兼容的。仿真主控程序被存储在仿真器芯片特殊的指定空间内，有一段特殊的地址段用来存储仿真主控程序，仿真主控程序就象一台电脑的操作系统一样控制仿真器的正确运转。仿真器和电脑上的上位机软件（即KEIL）是通过串口相连的，通过仿真器芯片的RXD和TXD负责接收电脑主机发来的控制数据，TXD负责给电脑主机发送反馈信息。控制指令由KEIL发出，由仿真器内部的仿真主控程序负责执行接收到的数据，并且进行正确的处理。进而驱动相应的硬件工作，这其中也包括把接收到的BIN或者其它格式的程序存放到仿真器芯片内部用来存储可执行程序的存储单元（这个过程和把程序烧写到51芯片里面是类似的，只是仿真器的擦写是以覆盖形式来做的），这样就实现了类似编程器反复烧写来试验的功能！不同的是通过仿真主控程序可以做到让这些目标程序做特定的运行，比如单步、指定断点、指定地址等，并且通过KEIL可时时观察到单片机内部各个存储单元的状态。仿真器和电脑主机联机后就象是两个精密的齿轮相互咬合的关系，一量强行中断这种联系（比如强行给仿真器手动复位或都拨支联机线等），电脑就会提示联机出现问题，这也体现了硬件仿真的特性，即“所见即所得”。这些都是编程器无法做到的。这些给调试、修改、以及生成最终程序创造了比较有力的保证，从而实现较高的效率。
　　仿真器工作时，CPU的取指空间需要在内外存储器之间反复切换。CPU地址空间划分示意图如图3所示。总体上，仿真器的工作受图4所示的状态机控制。该状态机共有四个状态：
　　•用户程序运行态（简称用户态）
　　仿真器复位后，处在运行用户程序的状态。在该状态下，CPU运行存储在内部Flash中的用户程序；外部仿真逻辑实时监测仿真接口，等待程序中断事件的发生，进入下一状态-跳转态。
　　用户程序通过MCU的ISP（在线编程接口）编程到内部Flash中，由Flash MCU的专用编程器完成。在设计bond-out MCU时，应该考虑与非bond-out MCU在编程时管脚的一致性。
　　外部SRAM用来存储监控程序和监时数据。
　　•跳转态
　　一旦程序中断事件发生，需要切换CPU的取指空间，跳转到监控程序窗口。
　　由于在程序中何处中断是不可预知的，因此不可能在用户程序中预先安插好用于空间切换的跳转指令。所以需要一个专门的状态来插入跳转指令码和跳转的目的地址，即监控程序的入口地址，强制CPU运行监控程序。监控程序窗口是划分CPU地址空间时，为仿真功能预留的地址空间，空间大小视所需的监控程序的大小而定，监控程序的大小在一定程序上取决于仿真功能的强弱。
　　CPU从仿真接口读跳转指令码和跳转地址。MCU外部仿真逻辑同时使能程序空间切换信号，屏蔽MCU的所外部中断，停止MCU中CPU外围模块的时钟，也就相当于屏蔽了MCU的所有内部中断。当程序空间的切换完成后，仿真器进入监控态，运行存储在外部SRAM中的监程序。
　　•监控态
　　在监控状态下，CPU运行存储在外部SRAM中的监控程序；继续禁止MCU的所有外部中断，停止MCU中CPU外围硬件模块的时钟。
　　监控程序的任务是获取MCU当前的状态，接受软件的调试命令，控制MCU的下一步运行。监控程序可以写得很简单，仅仅获取CPU特殊寄存器和外围硬件寄存器的值，实现监视功能。如MOTOROLA的HC6808就可以通过在监控程序开始处加入以下程序段得到这些寄存器的值。对于CPU指令集不支持读取全部特殊寄存器的MCU，可以通过在MCU内部增加测试逻辑得到。PC值即为程序中断处CPU的取指地址。
　　PSHA ；将ACC的值压入堆栈
　　TPA ；将CCR的值传送给ACC
　　STA $2FEB ；将CCR的值存入存储器，地址为$2FEB
　　PULA ；将ACC弹出堆栈
　　STA $2FEA ；将ACC有值存入存储器，地址为$2FEA
　　STHX $5F ；将IDX（H：X）的值存入存储器，地址为$005F
　　TSX ；将SP的值传送给IDX（H：X）
　　STHX $5D ；将SP的值存放存储器，地址为$005D
　　当不再继续调试，给出开始运行的命令，监控程序结束对运行命令的等待，并且将CPU特殊寄存器的值恢复。继续运行监控程序，直到最后一条指令即跳转指令进行返回态。
　　•返回态
　　CPU执行监控程序的最后一条指令-跳转指令。外部仿真逻辑在指令码后紧接着插入本次中断事件的中断点地址（进入监控程序之前的用户程序指令地址），CPU的取指空间需要跳回到用户程序空间。取消对外部中断的屏蔽，恢复CPU外围模块的工作时钟，监控程序完成使命，回到用户态，继续运行内部Flash中的用户程序。
　　3.2 内部仿真逻辑
　　为了构造合适的MCU的仿真接口，必须在MCU设计时，在MCU内部增加一个仿真接口模块，称为内部仿真接口模块。负责对仿真接口所需的CPU端口信号进行处理（如出于减少bond-out信号线的考虑，将地址和数据总线复用），并产生外部仿真逻辑所需的控制信号如地址锁存信号，接收来自外部仿真逻辑的控制信号如程序文凭间切换使能信号等。
　　3.3 外部仿真逻辑
　　外部仿真逻辑如图2左部所示，负责接收计算机通过并口发送的仿真命令，监视MCU的仿真接口，控制仿真器的工作状态。外部仿真逻辑由外部仿真接口模块、断点判断模块、轨迹纪录模块、并口接口模块和外部SRAM读写控制模块等部分组成。各个模块的作用简单介绍如下：
　　•外部仿真接口模块
　　该模块是外部仿真逻辑中仿真状态机所在的核心模块。功能包括：接收业自MCU的地址、数据、读/写、取指、地址锁存等信号；根据并口接口模块给出的来自软件的仿真命令，并接收来自断点判断模块的断点标志信号；产生送给MCU的程序空间切换使能信号；运行监控程序时，给出读写外部SRAM所需信号，并接收读出的数据，将其送给MCU。
　　•断点判断模块
　　根据外部仿真接口模块送来的CPU地址，读取断点标志存储器中的相应值。如果读出的标志为有效值，表示当前地址为断地址。接收来自并口接口模块的设置和清除断点命令，将断点存储器的相应位置1或置0。允许设置任意数目的硬件断点。
　　•轨迹纪录模块
　　将外部仿真接口模块送来的CPU取指地址，存储在轨迹纪录的存储器中。轨迹纪录的存储器采用的FIFO的方式，所能纪录的轨迹长度是有限的，存满刷新。软件读取该存储器，可以得到CPU的运行轨迹。
　　•并口接口模块
　　并口接口（并行接口），简称并口，也就是LPT接口，是采用并行通信协议的扩展接口。并口的数据传输率比串口快8倍，标准并口的数据传输率为1Mbps。并口采用的是25针D形接头。所谓“并行”，是指8位数据同时通过并行线进行传送，这样数据传送速度大大提高，但并行传送的线路长度受到限制，因为长度增加，干扰就会增加，数据也就容易出错。目前，并行接口主要作为打印机端口等。
　　提供仿真器和计算机并口之间的通信接口，可以针对不同的并口模式设计，以满足不同模式的通信时序要求。
　　•外部SRAM读写控制模块
　　仿真过程中，仿真器的不同部分需要分时读写外部SRAM，包括：并口接口模块下装程序到外部SRAM；MCU在监控态从外部SRAM中读取程序指令，存储临时数据等。
　　对于Flash MCU而言，这种将用户的待调试程序存储在MCU内部的Flash中，将监控程序存储在MCU外部的SRAM中，并在MCU外部构造仿真逻辑，通过对采用bond-out技术的MCU的bond-out管脚进行监控，来实现在线仿真的做法，在芯片设计时不需要做太多的工作，而且可以反映程序真实的运行效果。而相对于用硬件平台如FPGA仿真，则价格低廉许多，是一种种权衡折衷的方法。作者提取了一个简单的Flash MCU模型，用这种方法完成了仿真器的逻辑设计，用Synopsys DC综合，用Quartus布线Altera APEX 20K200 FPGA中，用ModelSim5.4进行了后仿真，完成了仿真验证。结果证明这样的做法是可行的。