FPGA开发疑问

hedensen · 发表于 2011-11-11 09:29:30

新手问个问题：
偶现在是学生，感觉直接用VHDL和Veriog写代码好麻烦，如果要实现一些功能复杂的项目，感觉要费很大时间。刚看了System Generator，可以直接搭模块然后转换硬件语言，貌似简单好多。想问外面公司，一般是怎么实现结构化模块设计的啊，也是一点点敲代码么，有用System Generator直接设计产品的么

freeboy898 · 发表于 2011-11-16 09:33:31

System Generator,没用过，等高手指点一下...

asyou · 发表于 2011-11-16 15:16:35

部分通用的东西用IP，其它的自己写！

我与阿Q同乡 · 发表于 2011-11-17 16:28:04

是啊，通用的东西用IP，其他的用verilog写

braveboys · 发表于 2012-2-20 18:43:10

可以选择现有的IP core

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