DAC第三日：3D芯片堆叠技术之道与魔
发布时间：2011-6-11 20:42
发布者：Liming
设计自动化大会（Design Automation Conference：DAC）已经举办到了第三天，前两天的议题主要围绕EDA自动化设计软件，Finfet发明人胡志明教授谈Intel的 Finfet技术，以及IBM谈14nm制程技术等等，不过前两天的会议内容并没有什么特别新鲜的内容。第三天的主要讨论热点则转移到了3DIC技术方面。
许多人都认为3DIC技术将是半导体技术界的又一次重大突破，但是从与会者的观点看来，3DIC技术要想付诸实用还有许多问题需要克服，以至于这次会上讨论的主持人甚至将讨论的议题命名为：“3D：魔鬼(Devil)，细节（Detail）与争论（Debate）”。 高通：业务模式问题 讨论过程中，高通公司的Matt Nowak认为，3DIC产品的业务模式是最需要关注的。这种产品的供应链组成异常复杂，而最终的成品价格则非常昂贵。这样，在产品的供应链上，哪个环节的供应商应负责库存储备，哪个环节的供应商应该为芯片产品的可靠性负责？便成了需要解答的问题。故需要尽快设立一套3DIC业务的标准模式，令处在产品供应链各个环节上的供应商明确其职责。 Sematech：晶圆厚度，应力工程，散热带来的技术问题 Sematech组织的Raj Jammy则关心的是其它方面。他认为，由于3D芯片所用的晶圆厚度极薄，因此晶圆很容易在处置过程中受损，这是业内目前仍需解决的一个问题。另外，3D芯片的散热问题也是需要解决的。假如两个堆叠在一起的芯片其热点恰好位于同一部位，那么最终的成品性能便会受到很大的影响。为了避免出现此类问题，就需要确定由谁来负责通盘考率堆叠阵列中上下层芯片的热点位置布置。第三，3D芯片中的内应力匹配问题也是需要注意的，因为目前3D芯片所使用的穿硅互连（TSV）技术会造成较大的芯片内应力，而堆叠的各块芯片本身也使用了应力技术来增强其性能，增强的幅度可达40%，但是各块芯片的应力作用方向则各有不同，如此一来，当各块芯片堆叠在一起的时候，如何统筹协调这些应力，保证堆叠阵列中各块芯片的应力不会发生相互抵触的现象便成了一个需要解决的问题。 意法半导体：3DIC技术已经不存在技术壁垒 相反，意法半导体公司的Indavong Vongsarady则认为3DIC技术的实现并不像外界想象的那么困难--至少在摄像头模组制造领域是这样，其理由是意法半导体公司在其摄像头模组产品中应用这种技术已经有多个年头了。 
意法半导体公司应用TSV技术的图像传感器TSV结构纵剖图 日月光：IBM/Intel已炼成大法 日月光公司的Bill Chen也和意法半导体公司持有相同的观点，他认为单就摄像头模组所应用的3DIC技术而言，已经不存在什么技术壁垒问题了。同时他还相信IBM公司会很快将这种技术投入到服务器产品的制造中去。当然，在服务器应用时，由于3D芯片的热功量较大，因此实现起来难度较大，不过他认为IBM方面已经掌握了解决这个问题的有关技术，并很快会采取实际行动。另外，他还认为Intel也已经掌握了有关的技术，“他们已经可以随时造出可用的3D芯片产品”，只不过还没有找到最能发挥3D芯片技术的产品应用而已。他认为Intel很有可能采取将内存芯片与处理器堆叠在一起的组合来推出自己的3D芯片产品。 Mentor:芯片测试技术有待改进 Mentor公司的Junusz Rajski 则将关注的焦点设定在了芯片的测试技术上。3D芯片的集成电路数量要比传统的2D芯片多出不少，但是两者在输入/输出接口方面的数量则基本持平。这样一来测试芯片时便很难探查3D芯片内部的详细状况，需要对传统的芯片测试技术进行改良。假设我们将3块芯片堆叠在一起，那么如果每块芯片在测试时的失察率是10%，最后三块芯片封装之后的失察率总和便会达到30%以上，何况3D芯片的测试项目还要比常规2D芯片多出不少。举例而言，在芯片被堆叠在一起之前，如何对TSV结构进行必要的测试便是一个暂时无解的难题。 |
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