xilinx MCB设计求助

mmwlb

新手问题，
用xilinx的MCB设计一个LPDDR，IP核是可以用它的工具生成了，但是我怎么使用它。
比如说，我需要从LPDDR接口读出的某个地址里面的数据，如何操作？

我的做法是，直接新建一个模块，例化.XCO文件，然后做一个test bench，按照时序要求给他信号，像c3_p0_cmd_en、c3_p0_wr_en等等，
都是按照UG388上给的，仿真后，没有从LPDDR接口那边看到正确的输出，calib_done信号也没有被拉高。

我看在他的use design里面的Test Bench文件里面，有例化了“lpddr_model_c3.v”这个模块，这个模块应该是只在仿真的时候用到的，不知道这个模块是什么作用。我有把这个例化去掉，calib_done信号就不会被拉高，

mmwlb

咋都米人会呢，高手呢

lelee007

lpddr_model_c3.v

这个module是模拟内存颗粒的啦，工程有XCO了就可以用verilog例化使用了

哈哈，多看下手册吧，xilinx的文档还是比较全的，不过也有点太多啦，前段时间搞了下DDR3的，SP605板载的，lpddr没研究过，中间估计有些细节问题跟SP605板载DDR不完全一样

xwd_bp

手册上应该有吧。